KR20040041769A - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 반도체 기판 상부의 제1 영역에 제1 두께의 제1 게이트 산화막 및 폴리실리콘층을 적층구조로 형성한 상태에서 1차 패터닝 공정을 실시한 후, 제2 영역에 제2 두께의 제2 게이트 산화막 및 폴리실리콘층을 적층 구조로 형성한 상태에서 2차 패터닝을 실시하여, 게이트 산화막 및 포토레지스트 패턴 사이에 폴리실리콘층이 형성된 상태에서 게이트 산화막의 패터닝 공정이 진행되도록 함으로써, 게이트 산화막이 포토레지스트 패턴과 접촉하여 게이트 산화막의 막질이 저하되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 동일 웨이퍼 내에서 두께가 서로 다른 게이트 산화막을 형성하는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
일반적인 DRAM 공정에서는 안정성을 위하여 단일 게이트 산화막만을 사용하여 왔다. 그러나, DDR과 램버스(Rambus) DRAM과 같은 고속 동작을 요구하는 DRAM의 필요성이 점차 커짐에 따라, 보다 더 얇은 게이트 산화막이 요구되고 있다. 이와 같은 얇은 산화막은 다이렉트 터널링(Direct tunneling)으로 인한 게이트 누설 전류의 증가를 가져오기 때문에 리프레쉬(Refresh) 특성이 무엇보다 중요한 DRAM 셀 트랜지스터에서는 사용상의 제약을 받는다.
위의 두 가지 요구를 만족하기 위해서는 주변 소자 영역의 트랜지스터에 사용할 얇은 게이트 산화막과 셀 트랜지스터에 사용할 두꺼운 게이트 산화막을 동일 칩 내에서 동시에 구현할 수 있는 듀얼 게이트 산화막(Dual gate oxide) 공정으로 게이트 산화막을 형성해야 한다.
듀얼 게이트 산화막 공정은 동일 웨이퍼 태에서 두께가 서로 다른 두 가지 종류의 게이트 산화막을 형성하는 공정으로서, 빠른 동작을 요구하는 코어 칩(Core chip)부분과 신뢰성이 중요시 되는 I/O 블록으로 구성되는 로직 소자에 일반적으로 사용되는 공정이다.
도면을 참조하여, 종래 기술의 듀얼 게이트 산화막 공정에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하면 다음과 같다. 도 1a 내지 도 1e는 종래 기술의 듀얼 게이트 산화막 공정에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 공정으로 소자 분리막(도시되지 않음)이 형성된 반도체 기판(101)의 전체 구조 상부에 제 1 두께의 제1 게이트 산화막(102)을 형성한다.
도 1b를 참조하면, 제 1 영역(A)에 포토레지스트 패턴(103)을 형성하여 제 2 영역(B)만을 노출시킨다.
도 1c를 참조하면, 제 2 영역(B)에 형성된 제 1 두께의 제1 게이트 산화막(102)을 습식 식각으로 제거한다. 습식 식각은 HF 용액을 이용하여 실시한다.
도 1d를 참조하면, 제 1 영역(A)에 형성된 포토레지스트 패턴을 제거한다. 포토레지스트 패턴은 H2SO4를 이용한 습식 식각으로 제거한다.
도 1e를 참조하면, 전체 상부에 제 2 두께의 제2 게이트 산화막(104)을 형성하여 제 1 영역(A)에는 제1 및 제2 게이트 산화막(102 및 104)으로 이루어진 목표 두께의 두꺼운 게이트 산화막(105)을 형성하고, 제 2 영역(B)에는 목표 두께의 얇은 제2 게이트 산화막(104)을 형성한다. 이로써, 서로 다른 두께의 게이트 산화막이 반도체 기판(101) 상부에 형성된다.
상기의 공정을 살펴보면, 반도체 공정에서 게이트 산화막은 다른 막에 비하여 가장 청결하게 유지되어야 하는 막인데, 도 1b 및 도 1c를 보면, 두꺼운 산화막이 형성되어야 하는 제 1 영역(A)에서 포토레지스트 패턴(103)이 제1 게이트 산화막(102)의 상부 표면과 맞닿으면서 제1 게이트 산화막(102)의 막질을 저하시킨다.
도 2a 내지 도 2d는 게이트 산화막의 형성 방법에 따른 전기적 특성 및 물리적 특성을 비교한 특성 그래프들이다.
도 2a 및 도 2b를 참조하면, 웨이퍼에 단일 두께의 게이트 산화막만을 형성한 경우의 특성(Single Ox)과 두 가지 혹은 이중 두께로 게이트 산화막을 형성한 경우의 특성(1'st Run, 2'nd Run 및 3'rd Run)을 게이트 산화막의 두께에 따라 비교해보면, 두껍게 형성된 게이트 산화막의 불량 발생 확률이 더 높은 것을 알 수 있다. 이는 게이트 산화막의 막질(Gate Oxide Integrity)이 저하되었음을 보여주는 것으로써, 두꺼운 게이트 산화막은 형성되는 과정에서 포토레지스트 패턴과 접촉하기 때문에, 도 2a에서와 같이, 웨이퍼 상에 단일 두께로만 형성된 게이트 산화막의 특성(Single Ox)보다 그 특성이 열화됨을 알 수 있다. 하지만, 도 2b에서와 같이, 얇은 게이트 산화막은 형성되는 과정에서 포토레지스트 패턴과 접촉하지 않기 때문에, 웨이퍼 상에 단일 두께로만 형성된 게이트 산화막의 특성(Single Ox)과 비슷한 것을 알 수 있다.
도 2c 및 도 2d를 참조하면, 스트레스를 인가한 시간에 따라, 웨이퍼에 단일 두께의 게이트 산화막만을 형성한 경우의 Gm 열화율 특성(SGOx)과 여러 가지 두께로 게이트 산화막을 형성한 경우의 Gm 열화율 특성(DGOx)을 비교해보면, 두껍게 형성된 게이트 산화막의 Gm 열화율 특성(도 2c의 DGOx)이 더 열악한 것을 알 수가 있다. 이는 두꺼운 게이트 산화막의 HCE(Hot carrier effect)가 저하되었음을 보여주는 것으로써, 두꺼운 게이트 산화막은 형성되는 과정에서 포토레지스트 패턴과 접촉하기 때문에, 도 2c에서와 같이, 웨이퍼 상에 단일 두께로만 형성된 게이트 산화막의 Gm 열화율 특성(SGOx)보다 그 특성이 더 열화됨을 알 수 있다. 하지만, 도 2d에서와 같이, 얇은 게이트 산화막은 형성되는 과정에서 포토레지스트 패턴과 접촉하지 않기 때문에, 웨이퍼 상에 단일 두께로만 형성된 게이트 산화막의 특성(SGOx)과 비슷한 것을 알 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판 상부의 제1 영역에 제1 두께의 제1 게이트 산화막 및 폴리실리콘층을 적층구조로 형성한 상태에서 1차 패터닝 공정을 실시한 후, 제2 영역에 제2 두께의 제2 게이트 산화막 및 폴리실리콘층을 적층 구조로 형성한 상태에서 2차 패터닝을 실시하여, 게이트 산화막 및 포토레지스트 패턴 사이에 폴리실리콘층이 형성된 상태에서 게이트 산화막의 패터닝 공정이 진행되도록 함으로써, 게이트 산화막이 포토레지스트 패턴과 접촉하여 게이트 산화막의 막질이 저하되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 게이트 산화막의 형성 방법에 따른 전기적 특성 및 물리적 특성을 비교한 특성 그래프들이다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판102, 302 : 제1 게이트 산화막
103, 305, 308 : 포토레지스트 패턴
104, 306 : 제 2 게이트 산화막105 : 두꺼운 게이트 산화막
303 : 제1 폴리실리콘층304 : 실리콘 산화방지막
본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 제1 영역 및 제2 영역으로 구분되는 반도체 기판 상부에 제1 게이트 산화막, 제1 폴리실리콘층 및 제1 포토레지스트 패턴을 순차적으로 형성하는 단계와, 패터닝 공정으로 제1 영역에 제1 게이트 산화막 및 제1 폴리실리콘층의 적층 구조를 형성한 후 제1 포토레지스트 패턴을 제거하는 단계와, 제2 영역에 제1 게이트 산화막과 다른 두께의 제2 게이트 산화막을 형성하는 단계와, 전체 상부에 제2 폴리실리콘층 및 제2 포토레지스트 패턴을 순차적으로 형성하는 단계 및 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 영역의 제2 및 제1 폴리실리콘층 및 제1 게이트 산화막을 패터닝하면서 제2 영역의 제2 폴리실리콘층 및 제2 게이트 산화막을 패터닝하는 단계를 포함한다.
한편, 제1 폴리실리콘층을 형성하고 제1 포토레지스트 패턴을 형성하기 전에 실리콘 산화방지막을 더 형성하고, 실리콘 산화방지막은 제2 게이트 산화막을 형성한 후에 제거할 수 있다. 이때, 실리콘 산화방지막은 실리콘 질화막이나 전도성 물질막으로 형성할 수 있으며, 전도성 물질막은 TiN 또는 WN으로 형성할 수 있다.
제1 포토레지스트 패턴은 제2 게이트 산화막을 형성하는 공정에서 반도체 기판과 제1 폴리실리콘층의 가장자리 계면부분에 버즈 빅이 발생되는 것을 감안하여 패턴의 폭이 목표 폭보다 넓게 정의될 수 있다.
제1 게이트 산화막을 패터닝할 때 제2 영역에는 제1 게이트 산화막을 소정두께만큼만 잔류시켜 제2 영역의 반도체 기판 표면을 보호하고, 잔류된 산화막은 후속 세정 공정 시 제거한다.
제2 폴리실리콘층을 형성한 후 상기 제2 포토레지스트 패턴을 형성하기 전에 제2 폴리실리콘층 상부에는 텅스텐층 또는 텡스텐질화막/텅스텐층의 적층 구조를 추가로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 제1 및 제2 영역(A 및 B)으로 구분되고 통상의 공정으로 소자 분리막(도시되지 않음)이 형성된 반도체 기판(301)의 전체 구조 상부에 제 1 두께의 제1 게이트 산화막(302), 제1 폴리실리콘층(303)을 순차적으로 형성한다. 이때, 제1 게이트 산화막(302)은 후속 공정에서 추가의 산화작용 없이 그대로 게이트 산화막으로 사용되므로 처음부터 목표 두께로 형성한다. 이후, 제1 폴리실리콘층(303) 상부에는 후속 산화 공정에서 제1 폴리실리콘층(303)의 상부가 산화되는것을 방지하기 위하여 실리콘 산화방지막(304)을 형성할 수도 있다. 실리콘 산화방지막(304)은 실리콘 질화막으로 형성할 수 있으며, 전도성 물질로 형성할 수도 있다. 예를 들어, 전도성 물질로 TiN 또는 WN을 사용하여 실리콘 산화방지막(304)을 형성할 수도 있다.
이어서, 실리콘 산화방지막(304)을 형성한 경우에는 실리콘 산화방지막(304) 상부에 게이트 패턴이 정의된 제1 포토레지스트 패턴(305)을 형성한다. 이때, 제1 게이트 산화막(302)과 다른 두께의 게이트 산화막을 형성하기 위한 후속 열공정에서 반도체 기판(301)과 제1 폴리실리콘층(303)의 가장자리 계면부분에 버즈 빅(Bird's beak)이 발생될 것을 감안하여 게이트 패턴의 폭이 목표 폭보다 넓게 정의된 제1 포토레지스트 패턴(305)을 형성할 수도 있다.
상기에서 보면, 제1 게이트 산화막(302) 및 제1 포토레지스트 패턴(305) 사이에는 제1 폴리실리콘층(303)이 형성되어 제1 게이트 산화막(302)이 제1 포토레지스트 패턴(305)과 격리됨을 알 수 있다.
도 3b를 참조하면, 제1 포토레지스트 패턴(305)을 식각 마스크로 이용하여 실리콘 산화방지막(304), 제1 폴리실리콘층(303) 및 제1 게이트 산화막(302)을 순차적으로 패터닝한다. 이로써, 제1 영역(A)에는 제1 게이트 산화막(302), 제1 폴리실리콘층(303) 및 실리콘 산화방지막(304)의 적층 구조가 소정의 패턴으로 형성된다. 이때, 제2 영역(B)의 반도체 기판(301)이 노출되지 않도록 제2 영역(B)에는 제1 게이트 산화막(302)을 소정 두께만큼만 잔류시켜 제2 영역(B)의 반도체 기판(301)을 보호할 수도 있다.
이렇게 하는 목적은 폴리실리콘층의 건식각에 의해 반도체 기판 표면의 거칠기가 증가하여 트랜지스터의 전기적 특성이 저하되는 것을 방지하기 위한 것이다. 이 경우에는 잔류 산화막을 제거하기 위하여 제1 폴리실리콘층(303)을 패터닝한 후 후속 공정에서 제2 게이트 산화막을 형성하기 전에 산화막의 습식각 공정을 실시해야 한다. 이때, 게이트 산화막을 형성하기 전에는 반도체 기판(301)의 표면에 형성된 자연 산화막을 제거하기 위하여 통상적으로 습식각 공정을 진행하기 때문에, 잔류 산화막을 제거하기 위하여 산화막의 습식각 공정을 실시하면 자연 산화막을 제거하기 위한 습식각 공정을 생략할 수 있으므로 공정의 단계가 증가하지는 않는다.
도 3c를 참조하면, 제1 포토레지스트 패턴(도 2b의 205)을 제거한다. 이때, 제1 포토레지스트 패턴은 PR 애슁(Ashing)과 같은 건식(Dry) 방식이나 PR 스트립(Strip)과 같은 습식(Wet) 방식으로 제거할 수 있다.
도 3d를 참조하면, 제2 영역(B)에 제2 두께의 제2 게이트 산화막(306)을 형성한다. 이때, 제2 게이트 산화막(306)을 형성하는 과정에서, 실리콘 산화방지막(304)에 의해 제1 폴리실리콘층(303)의 상부는 산화되지 않는다. 그러나, 제2 폴리실리콘층의 측벽에는 산화막(도시되지 않음)이 형성될 수 있다. 하지만, 제1 폴리실리콘층(303)의 측벽에 형성된 산화막은 후속 공정으로 폴리실리콘층을 패터닝한 후 실시하는 세정 공정(Cleaning process ; 반도체 공정에서 매 공정 단계별로 통상적으로 실시)에서 제거되기 때문에 문제가 되지는 않는다. 한편, 제2 게이트 산화막(306)을 형성하는 방법에 따라 제1 영역(A)의 반도체 기판(301) 상부에도 제2 게이트 산화막(306)이 형성될 수 있으며, 반도체 기판(301)과 제1 폴리실리콘층(303)의 가장자리 계면부분에 버즈 빅(Bird's beak)이 발생될 수도 있다.
도 3e를 참조하면, 도 2a에서 제1 폴리실리콘층(303) 상부에 실리콘 산화방지막(도 2d의 204)을 형성한 경우에는 실리콘 산화방지막을 제거한다.
도 3f를 참조하면, 반도체 기판(301)의 전체 상부에 제2 폴리실리콘층(307)을 형성한다. 제2 폴리실리콘층(307)은 게이트 전극으로 사용될 수 있으며, 이 경우 소자의 전기적 특성을 향상시키기 위하여, 제2 폴리실리콘층(307) 상부에 텅스텐(W)층(도시되지 않음)이나 텅스텐 질화막(WN)/텅스텐(W)층의 적층 구조(도시되지 않음)를 추가로 형성할 수도 있다. 이후, 제2 폴리실리콘층(307)의 상부에는 게이트 패턴이 정의된 제2 포토레지스트 패턴(308)을 형성한다. 이때, 제2 포토레지스트 패턴(308)도 제2 폴리실리콘층(307)에 의해 제1 및 제2 게이트 산화막(302 및 306)과 접촉하지 않고 격리된다. 한편, 제2 포토레지스트 패턴(308)은 제1 및 제2 영역(A 및 B) 모두에 형성되며, 제1 영역(A)에는 넓게 패터닝되었던 게이트 패턴을 목표 폭으로 패터닝하기 위하여 형성된다. 제1 영역(A)에서 게이트 패턴의 폭을 좁힘으로써, 제2 게이트 산화막(306)을 형성할 때 반도체 기판(301)과 제1 폴리실리콘층(303)의 가장자리 계면부분에 발생될 수 있는 버즈 빅(Bird's beak)을 제거할 수 있어 공정의 신뢰성 및 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 3g를 참조하면, 제2 포토레지스트 패턴(도 2f의 208)을 식각 마스크로 이용하여 제2 폴리실리콘층(307), 제1 폴리실리콘층(303), 제2 게이트 산화막(306) 및 제1 게이트 산화막(302)을 패터닝한다. 이후, 제2 포토레지스트 패턴(도 2f의 208)을 제거한다.
이로써, 제1 영역(A)에는 제1 두께의 제1 게이트 산화막(302)이 형성되고, 제2 영역(B)에는 제2 두께의 제2 게이트 산화막(306)이 형성된다. 또한, 제1 영역(A)에는 제1 게이트 산화막(302) 상부에 제1 및 제2 폴리실리콘층(303 및 207)이 적층 구조로 잔류되므로 이를 트랜지스터의 게이트로 사용할 수 있으며, 제2 영역(B)에는 제2 게이트 산화막(306) 상부에 제2 폴리실리콘층(307)이 잔류되므로 이를 트랜지스터의 게이트로 사용할 수 있다. 한편, 상기에서는 제1 게이트 산화막(302)을 두껍게 형성하고 제2 게이트 산화막(306)을 얇게 형성하였으나, 반대로 제1 게이트 산화막(302)을 얇게 먼저 형성하고 후속 공정으로 제2 게이트 산화막(306)을 두껍게 형성할 수도 있다.
상술한 바와 같이, 본 발명은 게이트 산화막 패터닝 시 게이트 산화막과 포토레지스트 패턴 사이에 폴리실리콘층이 형성된 상태에서 게이트 산화막의 패터닝 공정이 진행되도록 함으로써, 게이트 산화막이 포토레지스트 패턴과 접촉하여 게이트 산화막의 막질이 저하되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (7)
- 제1 영역 및 제2 영역으로 구분되는 반도체 기판 상부에 제1 게이트 산화막, 제1 폴리실리콘층 및 제1 포토레지스트 패턴을 순차적으로 형성하는 단계;패터닝 공정으로 상기 제1 영역에 상기 제1 게이트 산화막 및 상기 제1 폴리실리콘층의 적층 구조를 형성한 후 상기 제1 포토레지스트 패턴을 제거하는 단계;상기 제2 영역에 상기 제1 게이트 산화막과 다른 두께의 제2 게이트 산화막을 형성하는 단계;전체 상부에 제2 폴리실리콘층 및 제2 포토레지스트 패턴을 순차적으로 형성하는 단계; 및상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 영역의 상기 제2 및 제1 폴리실리콘층 및 상기 제1 게이트 산화막을 패터닝하면서 상기 제2 영역의 상기 제2 폴리실리콘층 및 상기 제2 게이트 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서, 상기 제1 게이트 산화막, 상기 제1 폴리실리콘층 및 상기 제1 포토레지스트 패턴을 형성하는 단계에서,상기 제1 폴리실리콘층 및 제1 포토레지스트 패턴 사이에 실리콘 산화방지막을 더 형성하고, 상기 실리콘 산화방지막은 상기 제2 게이트 산화막을 형성한 후에제거되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 2 항에 있어서,상기 실리콘 산화방지막은 실리콘 질화막이나 전도성 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 3 항에 있어서,상기 전도성 물질막은 TiN 또는 WN으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제1 포토레지스트 패턴은 상기 제2 게이트 산화막을 형성하는 공정에서 상기 반도체 기판과 상기 제1 폴리실리콘층의 가장자리 계면부분에 버즈 빅이 발생되는 것을 감안하여 패턴의 폭이 목표 폭보다 넓게 정의되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제1 게이트 산화막을 패터닝할 때 상기 제2 영역에는 상기 제1 게이트 산화막을 소정 두께만큼만 잔류시켜 상기 제2 영역의 상기 반도체 기판 표면을 보호하고, 잔류된 산화막은 후속 세정 공정 시 제거되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1 항에 있어서,상기 제2 폴리실리콘층을 형성한 후 상기 제2 포토레지스트 패턴을 형성하기 전에 텅스텐층 또는 텡스텐질화막/텅스텐층의 적층 구조를 추가로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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