JP3833095B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP3833095B2 JP3833095B2 JP2001318508A JP2001318508A JP3833095B2 JP 3833095 B2 JP3833095 B2 JP 3833095B2 JP 2001318508 A JP2001318508 A JP 2001318508A JP 2001318508 A JP2001318508 A JP 2001318508A JP 3833095 B2 JP3833095 B2 JP 3833095B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- active region
- sti
- region
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の属する技術分野】
本発明は、ノーマルSTI(normal Shallow Trench Isolation)構造にデュアルゲート酸化膜工程の適用の際に、STIと厚いゲート酸化膜の境界面で前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防ぐことができる半導体素子の製造方法に関する。
【0002】
【従来の技術】
LDI(LCD Driver IC)製品のような電力素子製品は、素子駆動の際にロジック回路駆動のためのロー電圧(以下、LVと称する)動作とLCD駆動のためのハイ電圧(以下、HVと称する)動作の両方を必要とするので、ゲート酸化膜をデュアルゲート構造にしなければならず、しかも線幅が小さくなるに従いSTI工程の採用を必要としている。
【0003】
しかし、ノーマルSTI構造にデュアルゲート酸化膜製造工程をそのまま適用すると、HV用デュアルゲート酸化膜を形成するときにLV領域のSTIリセス(くぼみ)が過度に発生して素子が致命的な損傷を受けるため、特性低下が発生する。
【0004】
これは、STIがUSG及びHDPのようなCVD酸化膜材質で構成されるのに対して、ゲート酸化膜は熱酸化膜材質で構成され、デュアルゲート酸化膜を形成するための食刻工程の際に熱酸化膜とCVD酸化膜間の湿式食刻率差によりアクティブ領域とフィールド領域の境界面で甚だしくデント(dent:凹み)が発生するからである。
【0005】
これを、図4および図5に示した従来のデュアルゲート酸化膜形成方法を示す工程順序図を用いて以下に詳しく説明する。ここでは便宜上工程を3段階に区分して説明する。前記図面で符号Iは第1アクティブ領域で、薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第2アクティブ領域で、厚いゲート酸化膜が形成されるHV領域を示す。
【0006】
第1段階として、図4(a)に示すように、シリコン基板10上の第1、第2アクティブ領域I、IIに窒化膜パターン(図示せず)を形成し、これをマスクとして前記基板10を一定厚さだけ選択食刻して基板10内のフィールド領域にトレンチtを形成した後、このトレンチt内部が充分に充填されるように前記結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記アクティブ領域I、IIに窒化膜パターンの一部が残存するようにCVD酸化膜をCMP処理した後前記残存窒化膜パターンを除去してトレンチt内部を埋め立てるSTI 12を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施した後、基板10上のアクティブ領域I、IIに300Å厚さのHV用第1熱酸化膜14を形成する。
【0007】
第2段階として、図4(b)に示すように、第1アクティブ領域Iとその周辺部のSTI12の一部が一緒にオープンされるように前記結果物上にフォトレジストパターン16を形成し、これをマスクとして第1熱酸化膜14を湿式食刻して、HV領域IIのみに選択的に第1熱酸化膜14を残す。
【0008】
第3段階として、図5に示すように、フォトレジストパターン16を除去し、第1アクティブ領域Iに40Å厚さのLV用第2熱酸化膜18を形成して、デュアルゲート酸化膜工程を完了する。なお、第2熱酸化膜18の形成の際に第2アクティブ領域IIの第1熱酸化膜14も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【0009】
その結果、第1アクティブ領域Iには第2熱酸化膜18材質の薄いLV用ゲート酸化膜が形成され、第2アクティブ領域IIには第1熱酸化膜14材質の厚いHV用ゲート酸化膜が形成される。
【0010】
しかし、前記工程を適用してデュアルゲート酸化膜を形成すると、フォトレジストパターン16をマスクとしてLV領域Iの第1熱酸化膜14を除去するとき、第1熱酸化膜14の外にLV領域周辺のSTI12(図4(b)の▲1▼で示した部分)も一部が一緒にリセス(除去)されるので、この部分(アクティブ領域とフィールド領域の境界面)にデント(凹み)が発生する不良が誘発される。図6は前記不良が発生した場合の素子構造を示した断面図である。
【0011】
前記不良はSTI12を構成するCVD酸化膜とゲート酸化膜として用いられる第1熱酸化膜14間の湿式食刻率が異なっているのに起因して惹起される現象であり、STI12がHDP材質で充填された場合にはリセス量がアクティブ領域の基板10表面を基準にしたときに約200Å程度であるが、USG材質で充填された場合にはSTI12のリセス量が約1000Å程度に達するのでデントの発生が一層甚だしくなる。
【0012】
そして、デントが発生すると、後続工程のゲートポリ食刻時にリセスされた所にポリレジデュ(residue:残渣)が残されるか或いはフィールド領域とアクティブ領域の境界面上でゲートポリがフィールドとアクティブを覆う現象が現れ、この部分では垂直方向とサイド方向に全て電界を受けるので、電界集中に起因するゲート酸化膜の劣化が招来し、素子駆動の際にトランジスタのVth低下、臨界電圧漏洩増加、パンチングマージン減少などのような形態の特性低下が惹起される。
【0013】
これを改善するため最近ではLDI設計の際にノーマルSTI構造にデュアルゲート酸化膜工程を適用する場合、窒化膜マスキング技術を用いてLV領域での厚い熱酸化膜除去工程なしにデュアルゲート酸化膜を形成できるようにした工程技術が提案されている。
【0014】
図7ないし図9は、上記提案されたデュアルゲート酸化膜の形成方法を示した工程順序図である。これを参照してその製造方法を5段階に区分して説明する。この場合もやはり符号Iは第1アクティブ領域として薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第2アクティブ領域として厚いゲート酸化膜が形成されるHV領域を示す。
【0015】
第1段階として、図7(a)に示すように、シリコン基板100内のフィールド領域に図4(a)に示した工程と同一の方法によりトレンチt内部を埋め立てるCVD酸化膜材質のSTI102を形成する。次いで、前記基板100上のアクティブ領域I、IIに熱酸化膜材質のバッファ酸化膜104を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施する。イオン注入後にバッファ酸化膜104を除去せずに直ちに前記STI102を含んだバッファ酸化膜104上に窒化膜106を形成し、その上にMTO材質のCVD酸化膜108を形成する。ここで、MTOとは700〜800℃の温度で形成された酸化膜を示す。このとき、バッファ酸化膜104は100〜120Å厚さに形成され、窒化膜106は90〜110Å厚さに形成され、CVD酸化膜108は90〜110Å厚さに形成される。
【0016】
第2段階として、図7(b)に示すように、第1アクティブ領域Iを含んだその隣接部のSTI102の一部が一緒にマスキングされるようにCVD酸化膜108上にフォトレジストパターン110を形成する。次いで、フォトレジストパターン110をマスクとして第2アクティブ領域IIとその隣接部のCVD酸化膜108を湿式食刻する。
【0017】
第3段階として、図8(a)に示すように、フォトレジストパターン110を除去する。
【0018】
第4段階として、図8(b)に示すように、残存CVD酸化膜108をマスクとして窒化膜106とバッファ酸化膜104を順次食刻して第2アクティブ領域IIの表面を露出させる。このとき、前記窒化膜106はリン酸をエッチャントとして用いた湿式食刻法により食刻され、マスクとして用いられた前記残存CVD酸化膜108はバッファ酸化膜104の食刻時に一緒に除去される。次いで、第2アクティブ領域IIの表面露出部に400〜450Å厚さの第1熱酸化膜112を形成する。
【0019】
第5段階として、図9に示すように、第1アクティブ領域Iとその隣接部のSTI102上面に残存した窒化膜106とバッファ酸化膜104を順次食刻して第1アクティブ領域Iの表面を露出させる。この場合、バッファ酸化膜104の食刻時に第1熱酸化膜112も一部が一緒に消耗するため前記残存膜の食刻が完了すると、第2アクティブ領域IIには約250〜350Å厚さの第1熱酸化膜112だけが残されることになる。次いで、第1アクティブ領域Iの表面露出部に第1熱酸化膜112より薄い30〜50Å厚さの第2熱酸化膜114を形成して、デュアルゲート酸化膜工程を完了する。第2熱酸化膜114の形成時に第2アクティブ領域IIの第1熱酸化膜112も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【0020】
その結果、第1アクティブ領域Iには第2熱酸化膜114材質の薄いLV用ゲート酸化膜が形成され、第2アクティブ領域IIには第1熱酸化膜112材質の厚いHV用ゲート酸化膜が形成される。
【0021】
このようにデュアルゲート酸化膜を製造する場合、HV領域の厚いゲート酸化膜の形成時にLV領域での厚い熱酸化膜の除去工程を必要としないので、アクティブ領域とフィールド領域の境界面にデントが発生することを防ぐことができる。
【0022】
【発明が解決しようとする課題】
しかし、前記工程を適用する場合、窒化膜106をマスクとして第2アクティブ領域IIに第1熱酸化膜112材質の厚いゲート酸化膜を成長させるとき、STI102とアクティブ領域の境界面(図9の▲2▼で表示した部分)で第1熱酸化膜112が他の部分よりも薄く成長する問題が発生する。即ち、第1熱酸化膜112がSTI102のエッジ部位で甚だしく薄膜化する現象が誘発されるのである。
【0023】
このような現象はゲート酸化膜の厚さが増加するほど加速化され、図10には前記不良が発生した場合の素子構造を示した断面図が提示されている。図10で“l”は元来形成しようとした第1熱酸化膜112の厚さを示し、“l-a”は薄膜化現象により薄くなった第1熱酸化膜112の厚さを示す。
【0024】
この薄膜化現象は熱酸化工程の実施時に硬い(stiff)STI102のサイドに圧縮応力(compressive stress)が集中するのに起因して惹起される現象で、このような現象が発生する場合に電界集中によるゲート酸化膜の劣化が招来され、また、トランジスタの駆動の際にアクティブ領域とフィールド領域の境界面でチャンネル(コーナ TRのチャンネル)がまず形成されてターンオンされた後アクティブ領域のセンタにチャンネル(フラット TRのチャンネル)が形成されてターンオンされる、即ち、トランジスタがまるで2個のVthをもつように見えるハンプ(hump)現象が誘発されるため、これに対する改善策が至急求められている。
【0025】
そこで、本発明の目的は、HV領域のSTIエッジ部位にLOCOSプロファイル特性を結合させて、硬い前記STIのサイドに集中する圧縮応力を緩和させることにより、ノーマルSTI構造で窒化膜マスクをもってHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防ぎ、電界集中とハンプ現象誘発のため惹起されたトランジスタの動作特性低下を防止し、ゲート酸化膜の信頼性の低下を防ぐことができる半導体素子の製造方法を提供することにある。
【0026】
【課題を解決するための手段】
このような目的を達成するため本発明による半導体素子の製造方法は、STIにより区分された第1アクティブ領域と第2アクティブ領域をもつ半導体基板を準備する段階と、前記第1、第2アクティブ領域にバッファ酸化膜を形成する段階と、前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成する段階と、前記第2アクティブ領域の両エッジ部を含んだその隣接部の前記STIの一部が一緒にオープンされるように前記窒化膜上に第1フォトレジストパターンを形成する段階と、前記第1フォトレジストパターンによりマスキングされない部分の前記窒化膜と前記バッファ酸化膜を順次食刻して第2アクティブ領域の両エッジ部を一定サイズだけオープンさせた後、前記第1フォトレジストパターンを除去する段階と、前記残存窒化膜をマスクとして酸化工程を実施して前記第2アクティブ領域のオープン部位に前記STIと接するフィールド酸化膜を形成する段階と、CMOSウェルイオン注入とチャンネルイオン注入を実施する段階と、前記結果物上にCVD酸化膜を形成する段階と、前記第1アクティブ領域を含んだその隣接部の前記STIの一部が一緒にマスキングされるように前記CVD酸化膜上に第2フォトレジストパターンを形成する段階と、前記第2フォトレジストパターンによりマスキングされない部分の前記CVD酸化膜を食刻した後、前記第2フォトレジストパターンを除去する段階と、前記残存CVD酸化膜をマスクとして前記窒化膜と前記バッファ酸化膜を順次食刻して前記第1アクティブ領域には前記窒化膜とバッファ酸化膜を残し、前記第2アクティブ領域はオープンさせる段階と、前記第2アクティブ領域のオープン部位にゲート酸化膜用第1熱酸化膜を形成する段階と、前記第1アクティブ領域に残存した前記窒化膜と前記酸化膜を順次食刻して前記第1アクティブ領域をオープンさせる段階と、前記第1アクティブ領域のオープン部位に前記第1熱酸化膜よりも薄い厚さのゲート酸化膜用第2熱酸化膜を形成する段階と、からなることを特徴とする。
【0027】
このとき、前記第1アクティブ領域はLV領域を示し、第2アクティブ領域はHV領域を示す。
【0028】
このように工程を実施する場合、HV領域のSTIエッジ部位にフィールド酸化膜が別途形成された状態でHV用ゲート酸化膜の形成工程が実施されるので、酸化工程の際に硬いSTIのサイドに集中する圧縮応力を緩和させて、STIエッジ部位でHV用ゲート酸化膜の厚さが相対的に薄く形成されることを防ぐことが出きる。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図1ないし図3は、本発明の半導体素子の製造方法の実施の形態を示す工程順序図で、これを参照して本発明の製造方法を6段階に区分して説明する。ここで、符号IはLV領域(薄いゲート酸化膜が形成される領域)として用いられる第1アクティブ領域を示し、符号IIはHV領域(厚いゲート酸化膜が形成される領域)として用いられる第2アクティブ領域を示す。このとき、前記HV領域とは動作電圧が3.3〜50Vの耐圧をもつように設計された領域を示す。
【0030】
第1段階として、図1(a)に示すように、シリコン基板200上の第1、第2アクティブ領域I、IIに窒化膜パターン(図示せず)を形成し、これをマスクとして前記基板200を一定厚さだけ選択食刻して基板200内のフィールド領域にトレンチtを形成した後、前記トレンチt内部が充分に充填されるようにそれらの結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記窒化膜パターンが一部残存するように前記CVD酸化膜をCMP処理した後、前記アクティブ領域I、II上の残存窒化膜パターンを除去してトレンチt内部を埋め立てるSTI202を形成する。その後、基板200上の第1、第2アクティブ領域I、IIに熱酸化膜材質のバッファ酸化膜204を形成し、前記STI202とバッファ酸化膜204上に50〜3000Å厚さの窒化膜206を形成した後、第2アクティブ領域IIの両エッジ部を含んだその隣接部のSTI202の一部が一緒にオープンされるように前記窒化膜206上に第1フォトレジストパターン208を形成する。
【0031】
第2段階として、図1(b)に示すように、第1フォトレジストパターン208をマスクとして窒化膜206とバッファ酸化膜204を順次食刻して、第2アクティブ領域IIの両エッジ部を一定サイズにオープンさせた後、第1フォトレジストパターン208を除去する。次いで、前記残存窒化膜206をマスクとして酸化工程を実施して第2アクティブ領域IIのオープン部位のみに選択的にSTI202のエッジ部位と接するフィールド酸化膜210を形成した後、CMOSウェルイオン注入とチャンネルイオン注入を実施する。このとき、前記フィールド酸化膜210は100〜4000Åの厚さに形成することが好ましい。このようにSTI202と第2アクティブ領域IIの境界面にフィールド酸化膜210を別途形成するのはSTI202のエッジ部位を厚いフィールド酸化膜210で保護して後続酸化工程時にSTI202のサイドに集中する圧縮応力を緩和させることにより、この部分でゲート酸化膜の薄膜化が惹起されることを防ぐためである。
【0032】
第3段階として、図2(a)に示すように、前記結果物上にMTO(Medium Temperature Oxide)材質のCVD酸化膜212を蒸着した後、第1アクティブ領域Iを含んだその隣接部のSTI202の一部が一緒にマスキングされるように前記CVD酸化膜212上に第2フォトレジストパターン214を形成し、このフォトレジストパターン214によりマスキングされない部分のCVD酸化膜212を食刻する。ここで、MTOとは700〜800℃の温度で形成された酸化膜質を示す。
【0033】
第4段階として、図2(b)に示すように、第2フォトレジストパターン214を除去する。
【0034】
第5段階として、図3(a)に示すように、前記残存CVD酸化膜212をマスクとして第2アクティブ領域IIの窒化膜206とバッファ酸化膜204を順次食刻して第1アクティブ領域Iには窒化膜206とバッファ酸化膜204を残し、第2アクティブ領域IIではシリコン基板200が露出されるようにする。このように第1アクティブ領域Iに窒化膜206とバッファ酸化膜204だけが残されたのは第2アクティブ領域IIのバッファ酸化膜204の食刻時に前記残存CVD酸化膜212も一緒に除去されるからである。
【0035】
第6段階として、図3(b)に示すように、第2アクティブ領域IIの表面露出部に80〜1000Å厚さの第1熱酸化膜216を形成し、第1アクティブ領域Iとその隣接部のSTI202上面に残存した窒化膜206とバッファ酸化膜204を順次食刻して、第1アクティブ領域Iのシリコン基板200が露出されるようにする。この食刻過程で第1熱酸化膜216の一部が一緒に消耗するので、前記残存膜の食刻工程が完了すれば第1熱酸化膜216の厚さが80〜1000Åよりも多少薄くなる。次いで、第1アクティブ領域Iの表面露出部に第1熱酸化膜216よりも薄い30〜50Å厚さの第2熱酸化膜218を形成して、デュアルゲート酸化膜工程を完了する。第2熱酸化膜218の形成の際に第2アクティブ領域IIの第1熱酸化膜216も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【0036】
その結果、第1アクティブ領域Iには第2熱酸化膜218材質の薄いLV用ゲート酸化膜が形成され、第2アクティブ領域IIには第1熱酸化膜216材質の厚いHV用ゲート酸化膜が形成される。
【0037】
このように工程を実施する場合、第2アクティブ領域II(HV領域)のSTI202エッジ部位にフィールド酸化膜210が既に形成された状態で酸化工程を通してHV用ゲート酸化膜が形成されるので、その酸化工程の際に硬いSTI202のサイドに集中する圧縮応力を前記フィールド酸化膜210を用いて緩和させることができる。従って、ノーマルSTI構造において窒化膜をマスクとしてHV用ゲート酸化膜を成長させるときに惹起された第2アクティブ領域IIとSTI202エッジ部位でのゲート酸化膜の薄膜化現象が発生しないようになる。
【0038】
このため、素子駆動の際に電界集中及びハンプ現象の誘発を防止して、ゲート酸化膜の劣化とトランジスタの動作特性低下を防ぐことができるようになる。
【0039】
以上、実施の形態を通して本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識をもってその変形及び改良が可能なのは勿論である。
【0040】
【発明の効果】
以上説明したように本発明によれば、HV領域の硬いSTIエッジ部位にLOCOS酸化を追加して厚いフィールド酸化膜を成長させることにより、STIのサイドに集中する圧縮応力を緩和させるようにしたので、ノーマルSTI構造において窒化膜マスクでHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防止することができ、その結果としてゲート酸化膜の信頼性を向上させ、且つ電界集中とハンプ現象誘発に起因して惹起されるトランジスタの動作特性低下を防ぐことができるようになる。
【図面の簡単な説明】
【図1】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図2】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図3】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図4】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図5】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図6】図4および図5の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【図7】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図8】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図9】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図10】図7ないし図9の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示す工程断面図である。
【符号の説明】
200 シリコン基板
202 STI
204 バッファ酸化膜
206 窒化膜
208 第1フォトレジストパターン
210 フィールド酸化膜
212 CVD酸化膜
214 第2フォトレジストパターン
216 第1熱酸化膜
218 第2熱酸化膜
I 第1アクティブ領域(LV領域)
II 第2アクティブ領域(HV領域)
Claims (11)
- STIにより区分された第1アクティブ領域と第2アクティブ領域をもつ半導体基板を準備する第1段階と、
前記第1段階後、前記第1、第2アクティブ領域にバッファ酸化膜を形成する第2段階と、
前記第2段階後、前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成する第3段階と、
前記第3段階後、前記第2アクティブ領域の両エッジ部を含んだその隣接部の前記STIの一部が一緒にオープンされるように前記窒化膜上に第1フォトレジストパターンを形成する第4段階と、
前記第4段階後、前記第1フォトレジストパターンによりマスキングされない部分の前記窒化膜と前記バッファ酸化膜を順次食刻して第2アクティブ領域の両エッジ部を一定サイズだけオープンさせた後、前記第1フォトレジストパターンを除去する第5段階と、
前記第5段階後、前記残存窒化膜をマスクとして酸化工程を実施して前記第2アクティブ領域のオープン部位に前記STIと接するフィールド酸化膜を形成する第6段階と、
前記第6段階後、CMOSウェルイオン注入とチャンネルイオン注入を実施する第7段階と、
前記第7段階後、全面にCVD酸化膜を形成する第8段階と、
前記第8段階後、前記第1アクティブ領域を含んだその隣接部の前記STIの一部が一緒にマスキングされるように前記CVD酸化膜上に第2フォトレジストパターンを形成する第9段階と、
前記第9段階後、前記第2フォトレジストパターンによりマスキングされない部分の前記CVD酸化膜を食刻した後、前記第2フォトレジストパターンを除去する第10段階と、
前記第10段階後、前記残存CVD酸化膜をマスクとして前記窒化膜と前記バッファ酸化膜を順次食刻して前記第1アクティブ領域には前記窒化膜とバッファ酸化膜を残し、前記第2アクティブ領域はオープンさせる第11段階と、
前記第11段階後、前記第2アクティブ領域のオープン部位にゲート酸化膜用第1熱酸化膜を形成する第12段階と、
前記第12段階後、前記第1アクティブ領域に残存した前記窒化膜と前記酸化膜を順次食刻して前記第1アクティブ領域をオープンさせる第13段階と、
前記第13段階後、前記第1アクティブ領域のオープン部位に前記第1熱酸化膜よりも薄い厚さのゲート酸化膜用第2熱酸化膜を形成する第14段階と、からなることを特徴とする半導体素子の製造方法。 - 前記STIはUSGまたはHDP材質のCVD酸化膜で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記窒化膜は50〜3000Åの厚さに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記フィールド酸化膜は100〜4000Åの厚さに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1熱酸化膜は80〜1000Åの厚さに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2熱酸化膜は30〜50Åの厚さに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記バッファ酸化膜は熱酸化膜材質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記CVD酸化膜はMTO(Medium Temperature Oxide)材質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記MTOは700〜800℃の温度で形成された酸化膜であることを特徴とする請求項8に記載の半導体素子の製造方法。
- 前記第1アクティブ領域はLV領域で、前記第2アクティブ領域はHV領域であることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記HV領域は動作電圧が3.3〜50Vの耐圧をもつように設計された領域であることを特徴とする請求項10に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2001-006909 | 2001-02-13 | ||
KR1020010006909A KR100364599B1 (ko) | 2001-02-13 | 2001-02-13 | 반도체 소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002252334A JP2002252334A (ja) | 2002-09-06 |
JP3833095B2 true JP3833095B2 (ja) | 2006-10-11 |
Family
ID=19705666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001318508A Expired - Fee Related JP3833095B2 (ja) | 2001-02-13 | 2001-10-16 | 半導体素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6468099B2 (ja) |
JP (1) | JP3833095B2 (ja) |
KR (1) | KR100364599B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7241662B2 (en) * | 2002-06-24 | 2007-07-10 | Micron Technology, Inc. | Reduction of field edge thinning in peripheral devices |
KR100954419B1 (ko) * | 2003-01-24 | 2010-04-26 | 매그나칩 반도체 유한회사 | 반도체소자의 듀얼 게이트 형성방법 |
KR100460272B1 (ko) * | 2003-02-27 | 2004-12-08 | 매그나칩 반도체 유한회사 | 고전압 듀얼 게이트 소자의 형성 방법 |
US6893911B2 (en) * | 2003-03-16 | 2005-05-17 | Infineon Technologies Aktiengesellschaft | Process integration for integrated circuits |
KR100520222B1 (ko) * | 2003-06-23 | 2005-10-11 | 삼성전자주식회사 | 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법 |
KR101008223B1 (ko) * | 2003-07-21 | 2011-01-17 | 매그나칩 반도체 유한회사 | 도펀트 농도에 따른 산화 두께 변화를 이용한아날로그-디지털 변환기 및 그 제조방법 |
KR100589493B1 (ko) * | 2003-12-31 | 2006-06-14 | 동부일렉트로닉스 주식회사 | 게이트 산화막 형성방법 |
DE102006013209B4 (de) * | 2006-03-22 | 2017-03-09 | Austriamicrosystems Ag | Verfahren zur Herstellung von Halbleiterbauelementen mit Oxidschichten und Halbleiterbauelement mit Oxidschichten |
KR101291751B1 (ko) * | 2011-12-29 | 2013-07-31 | 주식회사 동부하이텍 | 반도체 소자와 그 제조 방법 |
US8872301B2 (en) * | 2012-04-24 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual profile shallow trench isolation apparatus and system |
TWI681464B (zh) | 2016-04-07 | 2020-01-01 | 聯華電子股份有限公司 | 一種金氧半導體元件的製作方法 |
US10297455B2 (en) * | 2016-10-13 | 2019-05-21 | United Microelectronics Corp. | Gate oxide structure and method for fabricating the same |
DE102018124855B4 (de) * | 2017-11-16 | 2024-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-Gate-Dielektrikum-Transistor und Verfahren |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4728619A (en) * | 1987-06-19 | 1988-03-01 | Motorola, Inc. | Field implant process for CMOS using germanium |
US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
KR100244967B1 (ko) * | 1996-12-26 | 2000-02-15 | 김영환 | 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 |
US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
KR100295669B1 (ko) * | 1998-12-04 | 2001-08-07 | 김영환 | 듀얼게이트산화막제조방법 |
KR100549936B1 (ko) * | 1998-12-15 | 2006-05-16 | 삼성전자주식회사 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
KR100557977B1 (ko) * | 1999-04-28 | 2006-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트산화막 형성방법 |
US6265267B1 (en) * | 1999-11-04 | 2001-07-24 | United Microelectronics Corp. | Fabricating method for a semiconductor device comprising gate oxide layers of various thicknesses |
-
2001
- 2001-02-13 KR KR1020010006909A patent/KR100364599B1/ko active IP Right Grant
- 2001-08-29 US US09/941,307 patent/US6468099B2/en not_active Expired - Lifetime
- 2001-10-16 JP JP2001318508A patent/JP3833095B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6468099B2 (en) | 2002-10-22 |
KR100364599B1 (ko) | 2002-12-16 |
US20020110968A1 (en) | 2002-08-15 |
KR20020066629A (ko) | 2002-08-21 |
JP2002252334A (ja) | 2002-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4550351B2 (ja) | 半導体素子の製造方法 | |
US6482715B2 (en) | Method of forming shallow trench isolation layer in semiconductor device | |
US7601609B2 (en) | Method for manufacturing device isolation film of semiconductor device | |
US6670689B2 (en) | Semiconductor device having shallow trench isolation structure | |
JP5420000B2 (ja) | 半導体装置の製造方法 | |
JP3833095B2 (ja) | 半導体素子の製造方法 | |
US20040021197A1 (en) | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween | |
US20090311846A1 (en) | Method of forming shallow trench isolation regions in devices with nmos and pmos regions | |
US20020111046A1 (en) | Semiconductor device fabricating method | |
US6333242B1 (en) | Method of fabricating semiconductor device without having grooves at edge portions of STI | |
JP4738750B2 (ja) | 高電圧デュアルゲート素子の形成方法 | |
US20050148138A1 (en) | Method of manufacturing semiconductor device | |
KR100760917B1 (ko) | 고전압 반도체 소자의 제조방법 | |
KR101128698B1 (ko) | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 | |
JP5357121B2 (ja) | 半導体装置の製造方法、および電気機器 | |
JP5161408B2 (ja) | 半導体装置の製造方法 | |
KR100466024B1 (ko) | 셀로우 트렌치 소자분리막의 제조 방법 | |
KR20040067691A (ko) | 반도체소자의 듀얼 게이트 형성방법 | |
KR20050108981A (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040722 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060425 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060718 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3833095 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |