JP3833095B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ノーマルSTI(normal Shallow Trench Isolation)構造にデュアルゲート酸化膜工程の適用の際に、STIと厚いゲート酸化膜の境界面で前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防ぐことができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
LDI(LCD Driver IC)製品のような電力素子製品は、素子駆動の際にロジック回路駆動のためのロー電圧（以下、LVと称する）動作とLCD駆動のためのハイ電圧（以下、HVと称する）動作の両方を必要とするので、ゲート酸化膜をデュアルゲート構造にしなければならず、しかも線幅が小さくなるに従いSTI工程の採用を必要としている。
【０００３】
しかし、ノーマルSTI構造にデュアルゲート酸化膜製造工程をそのまま適用すると、HV用デュアルゲート酸化膜を形成するときにLV領域のSTIリセス（くぼみ）が過度に発生して素子が致命的な損傷を受けるため、特性低下が発生する。
【０００４】
これは、STIがUSG及びHDPのようなCVD酸化膜材質で構成されるのに対して、ゲート酸化膜は熱酸化膜材質で構成され、デュアルゲート酸化膜を形成するための食刻工程の際に熱酸化膜とCVD酸化膜間の湿式食刻率差によりアクティブ領域とフィールド領域の境界面で甚だしくデント(dent：凹み)が発生するからである。
【０００５】
これを、図４および図５に示した従来のデュアルゲート酸化膜形成方法を示す工程順序図を用いて以下に詳しく説明する。ここでは便宜上工程を３段階に区分して説明する。前記図面で符号Ｉは第１アクティブ領域で、薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクティブ領域で、厚いゲート酸化膜が形成されるHV領域を示す。
【０００６】
第１段階として、図４（ａ）に示すように、シリコン基板10上の第１、第２アクティブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板10を一定厚さだけ選択食刻して基板10内のフィールド領域にトレンチｔを形成した後、このトレンチｔ内部が充分に充填されるように前記結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記アクティブ領域Ｉ、IIに窒化膜パターンの一部が残存するようにCVD酸化膜をCMP処理した後前記残存窒化膜パターンを除去してトレンチｔ内部を埋め立てるSTI 12を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施した後、基板10上のアクティブ領域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成する。
【０００７】
第２段階として、図４（ｂ）に示すように、第１アクティブ領域Ｉとその周辺部のSTI12の一部が一緒にオープンされるように前記結果物上にフォトレジストパターン16を形成し、これをマスクとして第１熱酸化膜14を湿式食刻して、HV領域IIのみに選択的に第１熱酸化膜14を残す。
【０００８】
第３段階として、図５に示すように、フォトレジストパターン16を除去し、第１アクティブ領域Ｉに40Å厚さのLV用第２熱酸化膜18を形成して、デュアルゲート酸化膜工程を完了する。なお、第２熱酸化膜18の形成の際に第２アクティブ領域IIの第１熱酸化膜14も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【０００９】
その結果、第１アクティブ領域Ｉには第２熱酸化膜18材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜14材質の厚いHV用ゲート酸化膜が形成される。
【００１０】
しかし、前記工程を適用してデュアルゲート酸化膜を形成すると、フォトレジストパターン16をマスクとしてLV領域Ｉの第１熱酸化膜14を除去するとき、第１熱酸化膜14の外にLV領域周辺のSTI12（図４（ｂ）の▲１▼で示した部分）も一部が一緒にリセス（除去）されるので、この部分（アクティブ領域とフィールド領域の境界面）にデント（凹み）が発生する不良が誘発される。図６は前記不良が発生した場合の素子構造を示した断面図である。
【００１１】
前記不良はSTI12を構成するCVD酸化膜とゲート酸化膜として用いられる第１熱酸化膜14間の湿式食刻率が異なっているのに起因して惹起される現象であり、STI12がHDP材質で充填された場合にはリセス量がアクティブ領域の基板10表面を基準にしたときに約200Å程度であるが、USG材質で充填された場合にはSTI12のリセス量が約1000Å程度に達するのでデントの発生が一層甚だしくなる。
【００１２】
そして、デントが発生すると、後続工程のゲートポリ食刻時にリセスされた所にポリレジデュ(residue：残渣)が残されるか或いはフィールド領域とアクティブ領域の境界面上でゲートポリがフィールドとアクティブを覆う現象が現れ、この部分では垂直方向とサイド方向に全て電界を受けるので、電界集中に起因するゲート酸化膜の劣化が招来し、素子駆動の際にトランジスタのVth低下、臨界電圧漏洩増加、パンチングマージン減少などのような形態の特性低下が惹起される。
【００１３】
これを改善するため最近ではLDI設計の際にノーマルSTI構造にデュアルゲート酸化膜工程を適用する場合、窒化膜マスキング技術を用いてLV領域での厚い熱酸化膜除去工程なしにデュアルゲート酸化膜を形成できるようにした工程技術が提案されている。
【００１４】
図７ないし図９は、上記提案されたデュアルゲート酸化膜の形成方法を示した工程順序図である。これを参照してその製造方法を５段階に区分して説明する。この場合もやはり符号Ｉは第１アクティブ領域として薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクティブ領域として厚いゲート酸化膜が形成されるHV領域を示す。
【００１５】
第１段階として、図７（ａ）に示すように、シリコン基板100内のフィールド領域に図４（ａ）に示した工程と同一の方法によりトレンチt内部を埋め立てるCVD酸化膜材質のSTI102を形成する。次いで、前記基板100上のアクティブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜104を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施する。イオン注入後にバッファ酸化膜104を除去せずに直ちに前記STI102を含んだバッファ酸化膜104上に窒化膜106を形成し、その上にMTO材質のCVD酸化膜108を形成する。ここで、MTOとは700〜800℃の温度で形成された酸化膜を示す。このとき、バッファ酸化膜104は100〜120Å厚さに形成され、窒化膜106は90〜110Å厚さに形成され、CVD酸化膜108は90〜110Å厚さに形成される。
【００１６】
第２段階として、図７（ｂ）に示すように、第１アクティブ領域Ｉを含んだその隣接部のSTI102の一部が一緒にマスキングされるようにCVD酸化膜108上にフォトレジストパターン110を形成する。次いで、フォトレジストパターン110をマスクとして第２アクティブ領域IIとその隣接部のCVD酸化膜108を湿式食刻する。
【００１７】
第３段階として、図８（ａ）に示すように、フォトレジストパターン110を除去する。
【００１８】
第４段階として、図８（ｂ）に示すように、残存CVD酸化膜108をマスクとして窒化膜106とバッファ酸化膜104を順次食刻して第２アクティブ領域IIの表面を露出させる。このとき、前記窒化膜106はリン酸をエッチャントとして用いた湿式食刻法により食刻され、マスクとして用いられた前記残存CVD酸化膜108はバッファ酸化膜104の食刻時に一緒に除去される。次いで、第２アクティブ領域IIの表面露出部に400〜450Å厚さの第１熱酸化膜112を形成する。
【００１９】
第５段階として、図９に示すように、第１アクティブ領域Ｉとその隣接部のSTI102上面に残存した窒化膜106とバッファ酸化膜104を順次食刻して第１アクティブ領域Ｉの表面を露出させる。この場合、バッファ酸化膜104の食刻時に第１熱酸化膜112も一部が一緒に消耗するため前記残存膜の食刻が完了すると、第２アクティブ領域IIには約250〜350Å厚さの第１熱酸化膜112だけが残されることになる。次いで、第１アクティブ領域Ｉの表面露出部に第１熱酸化膜112より薄い30〜50Å厚さの第２熱酸化膜114を形成して、デュアルゲート酸化膜工程を完了する。第２熱酸化膜114の形成時に第２アクティブ領域IIの第１熱酸化膜112も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【００２０】
その結果、第１アクティブ領域Ｉには第２熱酸化膜114材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜112材質の厚いHV用ゲート酸化膜が形成される。
【００２１】
このようにデュアルゲート酸化膜を製造する場合、HV領域の厚いゲート酸化膜の形成時にLV領域での厚い熱酸化膜の除去工程を必要としないので、アクティブ領域とフィールド領域の境界面にデントが発生することを防ぐことができる。
【００２２】
【発明が解決しようとする課題】
しかし、前記工程を適用する場合、窒化膜106をマスクとして第２アクティブ領域IIに第１熱酸化膜112材質の厚いゲート酸化膜を成長させるとき、STI102とアクティブ領域の境界面（図９の▲２▼で表示した部分）で第１熱酸化膜112が他の部分よりも薄く成長する問題が発生する。即ち、第１熱酸化膜112がSTI102のエッジ部位で甚だしく薄膜化する現象が誘発されるのである。
【００２３】
このような現象はゲート酸化膜の厚さが増加するほど加速化され、図１０には前記不良が発生した場合の素子構造を示した断面図が提示されている。図１０で“l”は元来形成しようとした第１熱酸化膜112の厚さを示し、“l-a”は薄膜化現象により薄くなった第１熱酸化膜112の厚さを示す。
【００２４】
この薄膜化現象は熱酸化工程の実施時に硬い(stiff)STI102のサイドに圧縮応力(compressive stress)が集中するのに起因して惹起される現象で、このような現象が発生する場合に電界集中によるゲート酸化膜の劣化が招来され、また、トランジスタの駆動の際にアクティブ領域とフィールド領域の境界面でチャンネル(コーナ TRのチャンネル)がまず形成されてターンオンされた後アクティブ領域のセンタにチャンネル(フラット TRのチャンネル)が形成されてターンオンされる、即ち、トランジスタがまるで２個のVthをもつように見えるハンプ(hump)現象が誘発されるため、これに対する改善策が至急求められている。
【００２５】
そこで、本発明の目的は、HV領域のSTIエッジ部位にLOCOSプロファイル特性を結合させて、硬い前記STIのサイドに集中する圧縮応力を緩和させることにより、ノーマルSTI構造で窒化膜マスクをもってHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防ぎ、電界集中とハンプ現象誘発のため惹起されたトランジスタの動作特性低下を防止し、ゲート酸化膜の信頼性の低下を防ぐことができる半導体素子の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
このような目的を達成するため本発明による半導体素子の製造方法は、STIにより区分された第１アクティブ領域と第２アクティブ領域をもつ半導体基板を準備する段階と、前記第１、第２アクティブ領域にバッファ酸化膜を形成する段階と、前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成する段階と、前記第２アクティブ領域の両エッジ部を含んだその隣接部の前記STIの一部が一緒にオープンされるように前記窒化膜上に第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンによりマスキングされない部分の前記窒化膜と前記バッファ酸化膜を順次食刻して第２アクティブ領域の両エッジ部を一定サイズだけオープンさせた後、前記第１フォトレジストパターンを除去する段階と、前記残存窒化膜をマスクとして酸化工程を実施して前記第２アクティブ領域のオープン部位に前記STIと接するフィールド酸化膜を形成する段階と、CMOSウェルイオン注入とチャンネルイオン注入を実施する段階と、前記結果物上にCVD酸化膜を形成する段階と、前記第１アクティブ領域を含んだその隣接部の前記STIの一部が一緒にマスキングされるように前記CVD酸化膜上に第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンによりマスキングされない部分の前記CVD酸化膜を食刻した後、前記第２フォトレジストパターンを除去する段階と、前記残存CVD酸化膜をマスクとして前記窒化膜と前記バッファ酸化膜を順次食刻して前記第１アクティブ領域には前記窒化膜とバッファ酸化膜を残し、前記第２アクティブ領域はオープンさせる段階と、前記第２アクティブ領域のオープン部位にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクティブ領域に残存した前記窒化膜と前記酸化膜を順次食刻して前記第１アクティブ領域をオープンさせる段階と、前記第１アクティブ領域のオープン部位に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、からなることを特徴とする。
【００２７】
このとき、前記第１アクティブ領域はLV領域を示し、第２アクティブ領域はHV領域を示す。
【００２８】
このように工程を実施する場合、HV領域のSTIエッジ部位にフィールド酸化膜が別途形成された状態でHV用ゲート酸化膜の形成工程が実施されるので、酸化工程の際に硬いSTIのサイドに集中する圧縮応力を緩和させて、STIエッジ部位でHV用ゲート酸化膜の厚さが相対的に薄く形成されることを防ぐことが出きる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図１ないし図３は、本発明の半導体素子の製造方法の実施の形態を示す工程順序図で、これを参照して本発明の製造方法を６段階に区分して説明する。ここで、符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として用いられる第１アクティブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクティブ領域を示す。このとき、前記HV領域とは動作電圧が3.3〜50Vの耐圧をもつように設計された領域を示す。
【００３０】
第１段階として、図１（ａ）に示すように、シリコン基板200上の第１、第２アクティブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板200を一定厚さだけ選択食刻して基板200内のフィールド領域にトレンチtを形成した後、前記トレンチｔ内部が充分に充填されるようにそれらの結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記窒化膜パターンが一部残存するように前記CVD酸化膜をCMP処理した後、前記アクティブ領域Ｉ、II上の残存窒化膜パターンを除去してトレンチｔ内部を埋め立てるSTI202を形成する。その後、基板200上の第１、第２アクティブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜204を形成し、前記STI202とバッファ酸化膜204上に50〜3000Å厚さの窒化膜206を形成した後、第２アクティブ領域IIの両エッジ部を含んだその隣接部のSTI202の一部が一緒にオープンされるように前記窒化膜206上に第１フォトレジストパターン208を形成する。
【００３１】
第２段階として、図１（ｂ）に示すように、第１フォトレジストパターン208をマスクとして窒化膜206とバッファ酸化膜204を順次食刻して、第２アクティブ領域IIの両エッジ部を一定サイズにオープンさせた後、第１フォトレジストパターン208を除去する。次いで、前記残存窒化膜206をマスクとして酸化工程を実施して第２アクティブ領域IIのオープン部位のみに選択的にSTI202のエッジ部位と接するフィールド酸化膜210を形成した後、CMOSウェルイオン注入とチャンネルイオン注入を実施する。このとき、前記フィールド酸化膜210は100〜4000Åの厚さに形成することが好ましい。このようにSTI202と第２アクティブ領域IIの境界面にフィールド酸化膜210を別途形成するのはSTI202のエッジ部位を厚いフィールド酸化膜210で保護して後続酸化工程時にSTI202のサイドに集中する圧縮応力を緩和させることにより、この部分でゲート酸化膜の薄膜化が惹起されることを防ぐためである。
【００３２】
第３段階として、図２（ａ）に示すように、前記結果物上にMTO(Medium Temperature Oxide)材質のCVD酸化膜212を蒸着した後、第１アクティブ領域Ｉを含んだその隣接部のSTI202の一部が一緒にマスキングされるように前記CVD酸化膜212上に第２フォトレジストパターン214を形成し、このフォトレジストパターン214によりマスキングされない部分のCVD酸化膜212を食刻する。ここで、MTOとは700〜800℃の温度で形成された酸化膜質を示す。
【００３３】
第４段階として、図２（ｂ）に示すように、第２フォトレジストパターン214を除去する。
【００３４】
第５段階として、図３（ａ）に示すように、前記残存CVD酸化膜212をマスクとして第２アクティブ領域IIの窒化膜206とバッファ酸化膜204を順次食刻して第１アクティブ領域Ｉには窒化膜206とバッファ酸化膜204を残し、第２アクティブ領域IIではシリコン基板200が露出されるようにする。このように第１アクティブ領域Ｉに窒化膜206とバッファ酸化膜204だけが残されたのは第２アクティブ領域IIのバッファ酸化膜204の食刻時に前記残存CVD酸化膜212も一緒に除去されるからである。
【００３５】
第６段階として、図３（ｂ）に示すように、第２アクティブ領域IIの表面露出部に80〜1000Å厚さの第１熱酸化膜216を形成し、第１アクティブ領域Ｉとその隣接部のSTI202上面に残存した窒化膜206とバッファ酸化膜204を順次食刻して、第１アクティブ領域Ｉのシリコン基板200が露出されるようにする。この食刻過程で第１熱酸化膜216の一部が一緒に消耗するので、前記残存膜の食刻工程が完了すれば第１熱酸化膜216の厚さが80〜1000Åよりも多少薄くなる。次いで、第１アクティブ領域Ｉの表面露出部に第１熱酸化膜216よりも薄い30〜50Å厚さの第２熱酸化膜218を形成して、デュアルゲート酸化膜工程を完了する。第２熱酸化膜218の形成の際に第２アクティブ領域IIの第１熱酸化膜216も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【００３６】
その結果、第１アクティブ領域Ｉには第２熱酸化膜218材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜216材質の厚いHV用ゲート酸化膜が形成される。
【００３７】
このように工程を実施する場合、第２アクティブ領域II（HV領域）のSTI202エッジ部位にフィールド酸化膜210が既に形成された状態で酸化工程を通してHV用ゲート酸化膜が形成されるので、その酸化工程の際に硬いSTI202のサイドに集中する圧縮応力を前記フィールド酸化膜210を用いて緩和させることができる。従って、ノーマルSTI構造において窒化膜をマスクとしてHV用ゲート酸化膜を成長させるときに惹起された第２アクティブ領域IIとSTI202エッジ部位でのゲート酸化膜の薄膜化現象が発生しないようになる。
【００３８】
このため、素子駆動の際に電界集中及びハンプ現象の誘発を防止して、ゲート酸化膜の劣化とトランジスタの動作特性低下を防ぐことができるようになる。
【００３９】
以上、実施の形態を通して本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識をもってその変形及び改良が可能なのは勿論である。
【００４０】
【発明の効果】
以上説明したように本発明によれば、HV領域の硬いSTIエッジ部位にLOCOS酸化を追加して厚いフィールド酸化膜を成長させることにより、STIのサイドに集中する圧縮応力を緩和させるようにしたので、ノーマルSTI構造において窒化膜マスクでHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防止することができ、その結果としてゲート酸化膜の信頼性を向上させ、且つ電界集中とハンプ現象誘発に起因して惹起されるトランジスタの動作特性低下を防ぐことができるようになる。
【図面の簡単な説明】
【図１】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図２】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図３】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図４】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図５】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図６】図４および図５の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【図７】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図８】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図９】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図１０】図７ないし図９の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示す工程断面図である。
【符号の説明】
２００ シリコン基板
２０２ ＳＴＩ
２０４ バッファ酸化膜
２０６ 窒化膜
２０８ 第１フォトレジストパターン
２１０ フィールド酸化膜
２１２ ＣＶＤ酸化膜
２１４ 第２フォトレジストパターン
２１６ 第１熱酸化膜
２１８ 第２熱酸化膜
Ｉ 第１アクティブ領域（ＬＶ領域）
II 第２アクティブ領域（ＨＶ領域）
【発明の属する技術分野】
本発明は、ノーマルSTI(normal Shallow Trench Isolation)構造にデュアルゲート酸化膜工程の適用の際に、STIと厚いゲート酸化膜の境界面で前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防ぐことができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
LDI(LCD Driver IC)製品のような電力素子製品は、素子駆動の際にロジック回路駆動のためのロー電圧（以下、LVと称する）動作とLCD駆動のためのハイ電圧（以下、HVと称する）動作の両方を必要とするので、ゲート酸化膜をデュアルゲート構造にしなければならず、しかも線幅が小さくなるに従いSTI工程の採用を必要としている。
【０００３】
しかし、ノーマルSTI構造にデュアルゲート酸化膜製造工程をそのまま適用すると、HV用デュアルゲート酸化膜を形成するときにLV領域のSTIリセス（くぼみ）が過度に発生して素子が致命的な損傷を受けるため、特性低下が発生する。
【０００４】
これは、STIがUSG及びHDPのようなCVD酸化膜材質で構成されるのに対して、ゲート酸化膜は熱酸化膜材質で構成され、デュアルゲート酸化膜を形成するための食刻工程の際に熱酸化膜とCVD酸化膜間の湿式食刻率差によりアクティブ領域とフィールド領域の境界面で甚だしくデント(dent：凹み)が発生するからである。
【０００５】
これを、図４および図５に示した従来のデュアルゲート酸化膜形成方法を示す工程順序図を用いて以下に詳しく説明する。ここでは便宜上工程を３段階に区分して説明する。前記図面で符号Ｉは第１アクティブ領域で、薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクティブ領域で、厚いゲート酸化膜が形成されるHV領域を示す。
【０００６】
第１段階として、図４（ａ）に示すように、シリコン基板10上の第１、第２アクティブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板10を一定厚さだけ選択食刻して基板10内のフィールド領域にトレンチｔを形成した後、このトレンチｔ内部が充分に充填されるように前記結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記アクティブ領域Ｉ、IIに窒化膜パターンの一部が残存するようにCVD酸化膜をCMP処理した後前記残存窒化膜パターンを除去してトレンチｔ内部を埋め立てるSTI 12を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施した後、基板10上のアクティブ領域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成する。
【０００７】
第２段階として、図４（ｂ）に示すように、第１アクティブ領域Ｉとその周辺部のSTI12の一部が一緒にオープンされるように前記結果物上にフォトレジストパターン16を形成し、これをマスクとして第１熱酸化膜14を湿式食刻して、HV領域IIのみに選択的に第１熱酸化膜14を残す。
【０００８】
第３段階として、図５に示すように、フォトレジストパターン16を除去し、第１アクティブ領域Ｉに40Å厚さのLV用第２熱酸化膜18を形成して、デュアルゲート酸化膜工程を完了する。なお、第２熱酸化膜18の形成の際に第２アクティブ領域IIの第１熱酸化膜14も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【０００９】
その結果、第１アクティブ領域Ｉには第２熱酸化膜18材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜14材質の厚いHV用ゲート酸化膜が形成される。
【００１０】
しかし、前記工程を適用してデュアルゲート酸化膜を形成すると、フォトレジストパターン16をマスクとしてLV領域Ｉの第１熱酸化膜14を除去するとき、第１熱酸化膜14の外にLV領域周辺のSTI12（図４（ｂ）の▲１▼で示した部分）も一部が一緒にリセス（除去）されるので、この部分（アクティブ領域とフィールド領域の境界面）にデント（凹み）が発生する不良が誘発される。図６は前記不良が発生した場合の素子構造を示した断面図である。
【００１１】
前記不良はSTI12を構成するCVD酸化膜とゲート酸化膜として用いられる第１熱酸化膜14間の湿式食刻率が異なっているのに起因して惹起される現象であり、STI12がHDP材質で充填された場合にはリセス量がアクティブ領域の基板10表面を基準にしたときに約200Å程度であるが、USG材質で充填された場合にはSTI12のリセス量が約1000Å程度に達するのでデントの発生が一層甚だしくなる。
【００１２】
そして、デントが発生すると、後続工程のゲートポリ食刻時にリセスされた所にポリレジデュ(residue：残渣)が残されるか或いはフィールド領域とアクティブ領域の境界面上でゲートポリがフィールドとアクティブを覆う現象が現れ、この部分では垂直方向とサイド方向に全て電界を受けるので、電界集中に起因するゲート酸化膜の劣化が招来し、素子駆動の際にトランジスタのVth低下、臨界電圧漏洩増加、パンチングマージン減少などのような形態の特性低下が惹起される。
【００１３】
これを改善するため最近ではLDI設計の際にノーマルSTI構造にデュアルゲート酸化膜工程を適用する場合、窒化膜マスキング技術を用いてLV領域での厚い熱酸化膜除去工程なしにデュアルゲート酸化膜を形成できるようにした工程技術が提案されている。
【００１４】
図７ないし図９は、上記提案されたデュアルゲート酸化膜の形成方法を示した工程順序図である。これを参照してその製造方法を５段階に区分して説明する。この場合もやはり符号Ｉは第１アクティブ領域として薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクティブ領域として厚いゲート酸化膜が形成されるHV領域を示す。
【００１５】
第１段階として、図７（ａ）に示すように、シリコン基板100内のフィールド領域に図４（ａ）に示した工程と同一の方法によりトレンチt内部を埋め立てるCVD酸化膜材質のSTI102を形成する。次いで、前記基板100上のアクティブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜104を形成し、CMOSウェルイオン注入とチャンネルイオン注入を実施する。イオン注入後にバッファ酸化膜104を除去せずに直ちに前記STI102を含んだバッファ酸化膜104上に窒化膜106を形成し、その上にMTO材質のCVD酸化膜108を形成する。ここで、MTOとは700〜800℃の温度で形成された酸化膜を示す。このとき、バッファ酸化膜104は100〜120Å厚さに形成され、窒化膜106は90〜110Å厚さに形成され、CVD酸化膜108は90〜110Å厚さに形成される。
【００１６】
第２段階として、図７（ｂ）に示すように、第１アクティブ領域Ｉを含んだその隣接部のSTI102の一部が一緒にマスキングされるようにCVD酸化膜108上にフォトレジストパターン110を形成する。次いで、フォトレジストパターン110をマスクとして第２アクティブ領域IIとその隣接部のCVD酸化膜108を湿式食刻する。
【００１７】
第３段階として、図８（ａ）に示すように、フォトレジストパターン110を除去する。
【００１８】
第４段階として、図８（ｂ）に示すように、残存CVD酸化膜108をマスクとして窒化膜106とバッファ酸化膜104を順次食刻して第２アクティブ領域IIの表面を露出させる。このとき、前記窒化膜106はリン酸をエッチャントとして用いた湿式食刻法により食刻され、マスクとして用いられた前記残存CVD酸化膜108はバッファ酸化膜104の食刻時に一緒に除去される。次いで、第２アクティブ領域IIの表面露出部に400〜450Å厚さの第１熱酸化膜112を形成する。
【００１９】
第５段階として、図９に示すように、第１アクティブ領域Ｉとその隣接部のSTI102上面に残存した窒化膜106とバッファ酸化膜104を順次食刻して第１アクティブ領域Ｉの表面を露出させる。この場合、バッファ酸化膜104の食刻時に第１熱酸化膜112も一部が一緒に消耗するため前記残存膜の食刻が完了すると、第２アクティブ領域IIには約250〜350Å厚さの第１熱酸化膜112だけが残されることになる。次いで、第１アクティブ領域Ｉの表面露出部に第１熱酸化膜112より薄い30〜50Å厚さの第２熱酸化膜114を形成して、デュアルゲート酸化膜工程を完了する。第２熱酸化膜114の形成時に第２アクティブ領域IIの第１熱酸化膜112も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【００２０】
その結果、第１アクティブ領域Ｉには第２熱酸化膜114材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜112材質の厚いHV用ゲート酸化膜が形成される。
【００２１】
このようにデュアルゲート酸化膜を製造する場合、HV領域の厚いゲート酸化膜の形成時にLV領域での厚い熱酸化膜の除去工程を必要としないので、アクティブ領域とフィールド領域の境界面にデントが発生することを防ぐことができる。
【００２２】
【発明が解決しようとする課題】
しかし、前記工程を適用する場合、窒化膜106をマスクとして第２アクティブ領域IIに第１熱酸化膜112材質の厚いゲート酸化膜を成長させるとき、STI102とアクティブ領域の境界面（図９の▲２▼で表示した部分）で第１熱酸化膜112が他の部分よりも薄く成長する問題が発生する。即ち、第１熱酸化膜112がSTI102のエッジ部位で甚だしく薄膜化する現象が誘発されるのである。
【００２３】
このような現象はゲート酸化膜の厚さが増加するほど加速化され、図１０には前記不良が発生した場合の素子構造を示した断面図が提示されている。図１０で“l”は元来形成しようとした第１熱酸化膜112の厚さを示し、“l-a”は薄膜化現象により薄くなった第１熱酸化膜112の厚さを示す。
【００２４】
この薄膜化現象は熱酸化工程の実施時に硬い(stiff)STI102のサイドに圧縮応力(compressive stress)が集中するのに起因して惹起される現象で、このような現象が発生する場合に電界集中によるゲート酸化膜の劣化が招来され、また、トランジスタの駆動の際にアクティブ領域とフィールド領域の境界面でチャンネル(コーナ TRのチャンネル)がまず形成されてターンオンされた後アクティブ領域のセンタにチャンネル(フラット TRのチャンネル)が形成されてターンオンされる、即ち、トランジスタがまるで２個のVthをもつように見えるハンプ(hump)現象が誘発されるため、これに対する改善策が至急求められている。
【００２５】
そこで、本発明の目的は、HV領域のSTIエッジ部位にLOCOSプロファイル特性を結合させて、硬い前記STIのサイドに集中する圧縮応力を緩和させることにより、ノーマルSTI構造で窒化膜マスクをもってHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防ぎ、電界集中とハンプ現象誘発のため惹起されたトランジスタの動作特性低下を防止し、ゲート酸化膜の信頼性の低下を防ぐことができる半導体素子の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
このような目的を達成するため本発明による半導体素子の製造方法は、STIにより区分された第１アクティブ領域と第２アクティブ領域をもつ半導体基板を準備する段階と、前記第１、第２アクティブ領域にバッファ酸化膜を形成する段階と、前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成する段階と、前記第２アクティブ領域の両エッジ部を含んだその隣接部の前記STIの一部が一緒にオープンされるように前記窒化膜上に第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンによりマスキングされない部分の前記窒化膜と前記バッファ酸化膜を順次食刻して第２アクティブ領域の両エッジ部を一定サイズだけオープンさせた後、前記第１フォトレジストパターンを除去する段階と、前記残存窒化膜をマスクとして酸化工程を実施して前記第２アクティブ領域のオープン部位に前記STIと接するフィールド酸化膜を形成する段階と、CMOSウェルイオン注入とチャンネルイオン注入を実施する段階と、前記結果物上にCVD酸化膜を形成する段階と、前記第１アクティブ領域を含んだその隣接部の前記STIの一部が一緒にマスキングされるように前記CVD酸化膜上に第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンによりマスキングされない部分の前記CVD酸化膜を食刻した後、前記第２フォトレジストパターンを除去する段階と、前記残存CVD酸化膜をマスクとして前記窒化膜と前記バッファ酸化膜を順次食刻して前記第１アクティブ領域には前記窒化膜とバッファ酸化膜を残し、前記第２アクティブ領域はオープンさせる段階と、前記第２アクティブ領域のオープン部位にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクティブ領域に残存した前記窒化膜と前記酸化膜を順次食刻して前記第１アクティブ領域をオープンさせる段階と、前記第１アクティブ領域のオープン部位に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、からなることを特徴とする。
【００２７】
このとき、前記第１アクティブ領域はLV領域を示し、第２アクティブ領域はHV領域を示す。
【００２８】
このように工程を実施する場合、HV領域のSTIエッジ部位にフィールド酸化膜が別途形成された状態でHV用ゲート酸化膜の形成工程が実施されるので、酸化工程の際に硬いSTIのサイドに集中する圧縮応力を緩和させて、STIエッジ部位でHV用ゲート酸化膜の厚さが相対的に薄く形成されることを防ぐことが出きる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図１ないし図３は、本発明の半導体素子の製造方法の実施の形態を示す工程順序図で、これを参照して本発明の製造方法を６段階に区分して説明する。ここで、符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として用いられる第１アクティブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクティブ領域を示す。このとき、前記HV領域とは動作電圧が3.3〜50Vの耐圧をもつように設計された領域を示す。
【００３０】
第１段階として、図１（ａ）に示すように、シリコン基板200上の第１、第２アクティブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板200を一定厚さだけ選択食刻して基板200内のフィールド領域にトレンチtを形成した後、前記トレンチｔ内部が充分に充填されるようにそれらの結果物上にUSGまたはHDP材質のCVD酸化膜を蒸着する。次いで、前記窒化膜パターンが一部残存するように前記CVD酸化膜をCMP処理した後、前記アクティブ領域Ｉ、II上の残存窒化膜パターンを除去してトレンチｔ内部を埋め立てるSTI202を形成する。その後、基板200上の第１、第２アクティブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜204を形成し、前記STI202とバッファ酸化膜204上に50〜3000Å厚さの窒化膜206を形成した後、第２アクティブ領域IIの両エッジ部を含んだその隣接部のSTI202の一部が一緒にオープンされるように前記窒化膜206上に第１フォトレジストパターン208を形成する。
【００３１】
第２段階として、図１（ｂ）に示すように、第１フォトレジストパターン208をマスクとして窒化膜206とバッファ酸化膜204を順次食刻して、第２アクティブ領域IIの両エッジ部を一定サイズにオープンさせた後、第１フォトレジストパターン208を除去する。次いで、前記残存窒化膜206をマスクとして酸化工程を実施して第２アクティブ領域IIのオープン部位のみに選択的にSTI202のエッジ部位と接するフィールド酸化膜210を形成した後、CMOSウェルイオン注入とチャンネルイオン注入を実施する。このとき、前記フィールド酸化膜210は100〜4000Åの厚さに形成することが好ましい。このようにSTI202と第２アクティブ領域IIの境界面にフィールド酸化膜210を別途形成するのはSTI202のエッジ部位を厚いフィールド酸化膜210で保護して後続酸化工程時にSTI202のサイドに集中する圧縮応力を緩和させることにより、この部分でゲート酸化膜の薄膜化が惹起されることを防ぐためである。
【００３２】
第３段階として、図２（ａ）に示すように、前記結果物上にMTO(Medium Temperature Oxide)材質のCVD酸化膜212を蒸着した後、第１アクティブ領域Ｉを含んだその隣接部のSTI202の一部が一緒にマスキングされるように前記CVD酸化膜212上に第２フォトレジストパターン214を形成し、このフォトレジストパターン214によりマスキングされない部分のCVD酸化膜212を食刻する。ここで、MTOとは700〜800℃の温度で形成された酸化膜質を示す。
【００３３】
第４段階として、図２（ｂ）に示すように、第２フォトレジストパターン214を除去する。
【００３４】
第５段階として、図３（ａ）に示すように、前記残存CVD酸化膜212をマスクとして第２アクティブ領域IIの窒化膜206とバッファ酸化膜204を順次食刻して第１アクティブ領域Ｉには窒化膜206とバッファ酸化膜204を残し、第２アクティブ領域IIではシリコン基板200が露出されるようにする。このように第１アクティブ領域Ｉに窒化膜206とバッファ酸化膜204だけが残されたのは第２アクティブ領域IIのバッファ酸化膜204の食刻時に前記残存CVD酸化膜212も一緒に除去されるからである。
【００３５】
第６段階として、図３（ｂ）に示すように、第２アクティブ領域IIの表面露出部に80〜1000Å厚さの第１熱酸化膜216を形成し、第１アクティブ領域Ｉとその隣接部のSTI202上面に残存した窒化膜206とバッファ酸化膜204を順次食刻して、第１アクティブ領域Ｉのシリコン基板200が露出されるようにする。この食刻過程で第１熱酸化膜216の一部が一緒に消耗するので、前記残存膜の食刻工程が完了すれば第１熱酸化膜216の厚さが80〜1000Åよりも多少薄くなる。次いで、第１アクティブ領域Ｉの表面露出部に第１熱酸化膜216よりも薄い30〜50Å厚さの第２熱酸化膜218を形成して、デュアルゲート酸化膜工程を完了する。第２熱酸化膜218の形成の際に第２アクティブ領域IIの第１熱酸化膜216も追加成長するが、その量が微々たるものなので考慮しなくてもよい。
【００３６】
その結果、第１アクティブ領域Ｉには第２熱酸化膜218材質の薄いLV用ゲート酸化膜が形成され、第２アクティブ領域IIには第１熱酸化膜216材質の厚いHV用ゲート酸化膜が形成される。
【００３７】
このように工程を実施する場合、第２アクティブ領域II（HV領域）のSTI202エッジ部位にフィールド酸化膜210が既に形成された状態で酸化工程を通してHV用ゲート酸化膜が形成されるので、その酸化工程の際に硬いSTI202のサイドに集中する圧縮応力を前記フィールド酸化膜210を用いて緩和させることができる。従って、ノーマルSTI構造において窒化膜をマスクとしてHV用ゲート酸化膜を成長させるときに惹起された第２アクティブ領域IIとSTI202エッジ部位でのゲート酸化膜の薄膜化現象が発生しないようになる。
【００３８】
このため、素子駆動の際に電界集中及びハンプ現象の誘発を防止して、ゲート酸化膜の劣化とトランジスタの動作特性低下を防ぐことができるようになる。
【００３９】
以上、実施の形態を通して本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識をもってその変形及び改良が可能なのは勿論である。
【００４０】
【発明の効果】
以上説明したように本発明によれば、HV領域の硬いSTIエッジ部位にLOCOS酸化を追加して厚いフィールド酸化膜を成長させることにより、STIのサイドに集中する圧縮応力を緩和させるようにしたので、ノーマルSTI構造において窒化膜マスクでHV用ゲート酸化膜を成長させるときに惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防止することができ、その結果としてゲート酸化膜の信頼性を向上させ、且つ電界集中とハンプ現象誘発に起因して惹起されるトランジスタの動作特性低下を防ぐことができるようになる。
【図面の簡単な説明】
【図１】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図２】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図３】本発明による半導体素子の製造方法の実施の形態を示す工程順序図である。
【図４】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図５】従来のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図６】図４および図５の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【図７】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図８】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図９】従来の他のデュアルゲート酸化膜の形成方法を示す工程順序図である。
【図１０】図７ないし図９の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示す工程断面図である。
【符号の説明】
２００ シリコン基板
２０２ ＳＴＩ
２０４ バッファ酸化膜
２０６ 窒化膜
２０８ 第１フォトレジストパターン
２１０ フィールド酸化膜
２１２ ＣＶＤ酸化膜
２１４ 第２フォトレジストパターン
２１６ 第１熱酸化膜
２１８ 第２熱酸化膜
Ｉ 第１アクティブ領域（ＬＶ領域）
II 第２アクティブ領域（ＨＶ領域）
Claims (11)
- STIにより区分された第１アクティブ領域と第２アクティブ領域をもつ半導体基板を準備する第１段階と、
前記第１段階後、前記第１、第２アクティブ領域にバッファ酸化膜を形成する第２段階と、
前記第２段階後、前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成する第３段階と、
前記第３段階後、前記第２アクティブ領域の両エッジ部を含んだその隣接部の前記STIの一部が一緒にオープンされるように前記窒化膜上に第１フォトレジストパターンを形成する第４段階と、
前記第４段階後、前記第１フォトレジストパターンによりマスキングされない部分の前記窒化膜と前記バッファ酸化膜を順次食刻して第２アクティブ領域の両エッジ部を一定サイズだけオープンさせた後、前記第１フォトレジストパターンを除去する第５段階と、
前記第５段階後、前記残存窒化膜をマスクとして酸化工程を実施して前記第２アクティブ領域のオープン部位に前記STIと接するフィールド酸化膜を形成する第６段階と、
前記第６段階後、CMOSウェルイオン注入とチャンネルイオン注入を実施する第７段階と、
前記第７段階後、全面にCVD酸化膜を形成する第８段階と、
前記第８段階後、前記第１アクティブ領域を含んだその隣接部の前記STIの一部が一緒にマスキングされるように前記CVD酸化膜上に第２フォトレジストパターンを形成する第９段階と、
前記第９段階後、前記第２フォトレジストパターンによりマスキングされない部分の前記CVD酸化膜を食刻した後、前記第２フォトレジストパターンを除去する第１０段階と、
前記第１０段階後、前記残存CVD酸化膜をマスクとして前記窒化膜と前記バッファ酸化膜を順次食刻して前記第１アクティブ領域には前記窒化膜とバッファ酸化膜を残し、前記第２アクティブ領域はオープンさせる第１１段階と、
前記第１１段階後、前記第２アクティブ領域のオープン部位にゲート酸化膜用第１熱酸化膜を形成する第１２段階と、
前記第１２段階後、前記第１アクティブ領域に残存した前記窒化膜と前記酸化膜を順次食刻して前記第１アクティブ領域をオープンさせる第１３段階と、
前記第１３段階後、前記第１アクティブ領域のオープン部位に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する第１４段階と、からなることを特徴とする半導体素子の製造方法。 - 前記STIはUSGまたはHDP材質のCVD酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記窒化膜は50〜3000Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記フィールド酸化膜は100〜4000Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１熱酸化膜は80〜1000Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２熱酸化膜は30〜50Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記バッファ酸化膜は熱酸化膜材質で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記CVD酸化膜はMTO(Medium Temperature Oxide)材質で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記MTOは700〜800℃の温度で形成された酸化膜であることを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記第１アクティブ領域はLV領域で、前記第２アクティブ領域はHV領域であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記HV領域は動作電圧が3.3〜50Vの耐圧をもつように設計された領域であることを特徴とする請求項１０に記載の半導体素子の製造方法。
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