KR100549936B1 - 반도체 소자의 듀얼 게이트 산화막 형성방법 - Google Patents

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Abstract

MDL(Merged DRAM and Logic)을 구성하는 디램쪽 PMOS 트랜지스터의 Vth를 낮출 수 있도록 한 반도체 소자의 듀얼 게이트 산화막 형성방법이 개시된다. 필드 산화막이 구비된 반도체 기판 상의 액티브 영역에 열산화 공정을 이용하여 제 1 게이트 산화막을 55±5Å의 두께로 형성한 뒤, 그 전면에 비정질 폴리실리콘막을 10~20Å의 두께로 형성하고, 디램 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 로직 형성부의 비정질 폴리실리콘막과 제 1 게이트 산화막을 순차적으로 제거한다. 이어, 기판 표면에 잔존하는 오염물질을 제거하기 위한 습식 세정 공정을 실시하고, 열산화 공정을 이용하여 디램 형성부에 남겨진 상기 비정질 폴리실리콘막을 산화시킴과 동시에 로직 형성부에는 별도의 제 2 게이트 산화막을 성장시켜 주어, 디램 형성부에는 "제 1 게이트 산화막/산화된 비정질 폴리실리콘막"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부에는 제 2 게이트 산화막의 단층막 구조를 갖는 얇은 두께의 게이트 산화막을 형성한다. 그 결과, 1) 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 디램 셀 쪽에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로 디램 셀을 구성하는 PMOS 트랜지스터의 Vth를 낮출 수 있게 되고, 2) 습식 세정시 제 1 게이트 산화막의 두께 손실이 발생되지 않으므로 세정 공정으로 인해 디램 형성부의 게이트 절연막 두께가 가변되는 것을 막을 수 있게 된다.

Description

반도체 소자의 듀얼 게이트 산화막 형성방법
본 발명은 반도체 소자의 듀얼 게이트 산화막(dual gate oxide) 형성방법에 관한 것으로, 보다 상세하게는 MDL(Merged DRAM and Logic) 구성하는 디램쪽(특히, 페리쪽) PMOS 트랜지스터의 문턱 전압(이하, Vth라 한다)을 용이하게 낮출 수 있도록 한 디램과 로직(logic)이 머지(merge)된 MDL(Merged DRAM and Logic)의 듀얼 게이트 산화막 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(예컨대, 디램)와 로직(Logic)이 하나의 칩에 머지되는 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.
이 MDL은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화, 고성능화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
디램 제품과 로직 제품을 머지할 경우, 디램의 경우는 게이트 산화막에 고전압이 걸리는 관계로 인해 상대적으로 두꺼운 두께의 게이트 산화막이 요구되는 반면 로직의 경우는 고성능화를 이루기 위하여 상대적으로 얇은 두께의 게이트 산화막이 요구되므로, MDL 제조시에는 통상 각각의 목적에 모두 부합되는 소자 제조를 위하여 게이트 산화막을 듀얼 게이트 구조로 가져가고 있다.
도 1a 내지 도 1c에는 이와 관련된 종래 일반적으로 사용되어 오던 MDL의 듀얼 게이트 산화막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 간략하게 살펴보면 다음과 같다. 상기 공정수순도에서 A로 표시된 부분은 디램 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 1a에 도시된 바와 같이 필드 산화막(102)이 구비된 반도체 기판(100) 상의 액티브 영역에 열산화 공정을 이용하여 70±5Å 두께의 제 1 게이트 산화막(104)을 형성한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 디램 형성부(A)를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 로직 형성부(B)의 제 1 게이트 산화막(104)을 제거하고, 기판 표면에 잔존하는 오염물을 제거하기 위하여 습식 세정 공정을 실시한다. 이 과정에서 디램 형성부(A)에 남겨진 제 1 게이트 산화막(104)도 일부(약 10Å 정도의 두께에 해당되는 량) 함께 식각되므로, 습식 세정 공정이 완료되면 디램 형성부(A)에는 70±5Å보다도 다소 얇아진 두께의 제 1 게이트 산화막(104)이 남게 된다.
제 3 단계로서, 도 1c에 도시된 바와 같이 열산화 공정을 이용하여 상기 기판(100) 상의 액티브 영역에 다시 50±5Å 두께의 제 2 게이트 산화막(106)을 형성하여, 디램 형성부(A)에는 "제 1 게이트 산화막(104)/제 2 게이트 산화막(106)"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부(B)에는 제 2 게이트 산화막(106)의 단층막으로 이루어진 얇은 두께의 게이트 산화막을 형성해 주므로써, 본 공정 진행을 완료한다. 이 경우, 디램 형성부(A)에서는 로직 형성부(B)에 비해 산화막의 성장 속도가 더디게 이루어질 수밖에 없으므로, 실 공정 진행이 완료되면 디램 형성부(A)의 게이트 산화막은 총 70±5Å 정도의 두께를 가지도록 형성되는 반면 로직 형성부(B)의 게이트 산화막은 총 50±5Å 정도의 두께를 가지도록 형성된다.
그러나, 이러한 일련의 제조 공정을 거쳐 듀얼 게이트 산화막을 형성할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
디램 형성부(A)에 원하는 두께의 게이트 산화막을 형성하기 위해서는 통상, 공정 초기 단계에서 제 1 게이트 산화막(104)을 최소한 70±5Å 정도의 두께를 가지도록 성장시켜 주어야 한다. 그러나, 이 두께로 제 1 게이트 산화막(104)을 가져가게 되면 디램의 NMOS 트랜지스터가 형성될 부분에서는 별 문제가 발생되지 않으나 PMOS 트랜지스터가 형성될 부분에서는 열산화 과정에서 히트 버짓(heat budget)에 의해 기판 내에 도핑된 n형 불순물(예컨대, 인(p+) 등)의 일부가 제 1 게이트 산화막(104) 내로 침투되는 현상이 발생하게 된다.
이와 같이 제 1 게이트 산화막(104) 내에 n형 불순물이 침투하게 되면 p-채널 내에 이에 해당하는 량 만큼의 전자들이 더 모이게 되어 PMOS 트랜지스터의 Vth가 높아지는 결과가 초래되므로, MDL 설계시 디램을 이루는 PMOS 트랜지스터의 Vth를 어느 값 이하로 낮출 수 없다는 문제가 발생된다.
이러한 문제가 발생될 경우, 소자 구동시 디램의 처리 속도가 떨어지게 되어 MDL의 전체적인 동작 특성이 저하될 수밖에 없으므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은 MDL 제조시, 디램 형성부에만 선택적으로 제 1 게이트 산화막과 비정질 폴리실리콘막을 순차 적층한 뒤 상기 비정질 폴리실리콘막을 별도의 열산화 공정을 거쳐 산화시켜 주는 방식으로 듀얼 게이트를 형성해 주므로써, 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 그 위에 적층된 비정질 폴리실리콘막을 이용하여 디램 셀쪽에 원하는 두께의 게이트 산화막을 형성할 수 있도록 하여 MDL을 구성하는 디램쪽 PMOS 트랜지스터의 Vth를 용이하게 낮출 수 있도록 한 반도체 소자의 듀얼 게이트 산화막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는 필드 산화막이 구비된 반도체 기판 상의 액티브 영역에 열산화 공정을 이용하여 제 1 게이트 산화막을 55±5Å의 두께로 형성한 뒤, 그 전면에 비정질 폴리실리콘막을 10~20Å의 두께로 형성하는 단계와; 디램 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 로직 형성부의 상기 비정질 폴리실리콘막과 상기 제 1 게이트 산화막을 제거하는 단계와; 습식 세정 공정을 실시하는 단계와; 열산화 공정을 이용하여 디램 형성부에 남겨진 상기 비정질 폴리실리콘막을 산화시킴과 동시에 로직 형성부에는 별도의 제 2 게이트 산화막을 성장시켜 주어, 디램 형성부에는 "제 1 게이트 산화막/산화된 비정질 폴리실리콘막"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부에는 제 2 게이트 산화막의 단층막 구조를 갖는 얇은 두께의 게이트 산화막을 형성하는 단계로 이루어진 반도체 소자의 듀얼 게이트 산화막 형성방법이 제공된다.
이때, 상기 제 1 게이트 산화막은 55±5Å의 두께로 형성하는 것이 바람직하고, 상기 비정질 폴리실리콘막은 10~20Å의 두께로 형성하는 것이 바람직하다.
상기 공정을 적용하여 반도체 소자의 듀얼 게이트 산화막을 형성할 경우, 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 디램 셀 쪽에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로, 제 1 게이트 산화막 형성을 위한 열산화 공정 진행시 디램 형성부 중에서 PMOS 트랜지스터가 형성될 부분의 기판 내에 도핑되어 있던 n형 불순물(예컨대, 인(p+) 등)이 제 1 게이트 산화막 내로 침투되는 것을 최대한 억제할 수 있게 된다.
또한, 이 경우에는 디램 형성부에 남겨진 제 1 게이트 산화막 위에 비정질 폴리실리콘막이 형성되어 있는 상태에서 습식 세정 공정이 진행되므로, 세정 공정 진행시 제 1 게이트 산화막의 두께 손실이 발생되는 것을 막을 수 있게 되어 세정 공정으로 인해 게이트 산화막의 두께가 가변되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에서 제시된 MDL의 듀얼 게이트 산화막 형성방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 구체적으로 살펴보면 다음과 같다. 상기 공정수순도에서 A로 표시된 부분은 디램 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다.
제 1 단계로서, 도 2a에 도시된 바와 같이 반도체 기판(200) 상의 소정 부분에 필드 산화막(202)을 형성하여 소자격리 영역과 액티브 영역을 정의한 다음, 열산화 공정을 이용하여 기판(200) 상의 액티브 영역에 55±5Å 두께의 제 1 게이트 산화막(204)을 형성하고, 그 전면에 10~20Å 두께의 비정질 폴리실리콘막(206)을 형성한다.
이때, 제 1 게이트 산화막(204)의 두께를 55±5Å로 가져간 것은 산화막(204)의 두께를 기존보다 낮게 가져가 주어 상기 막질을 형성하는데 걸리는 열산화 시간을 단축시켜 주므로써, 열산화 공정을 이용한 제 1 게이트 산화막 형성시 디램 형성부(A) 중에서 PMOS 트랜지스터가 형성될 부분의 기판(200) 내에 도핑되어 있던 n형 불순물(예컨대, 인(p+) 등)이 히트 버짓에 의해 제 1 게이트 산화막(204) 내로 침투되는 것을 최대한 억제하기 위함이다.
제 2 단계로서, 도 2b에 도시된 바와 같이 디램 형성부(A)를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 로직 형성부(B)의 비정질 비정질 폴리실리콘막(206)과 제 1 게이트 산화막(204)을 제거하고, 기판 표면에 잔존하는 오염물을 제거하기 위하여 습식 세정 공정을 실시한다. 이 경우, 제 1 게이트 산화막(204) 상에 비정질 비정질 폴리실리콘막(206)이 형성되어 있는 상태에서 세정 공정이 진행되므로, 세정 과정에서 제 1 게이트 산화막(204)이 일부 함께 제거되는 현상은 발생되지 않는다.
제 3 단계로서, 도 2c에 도시된 바와 같이 열산화 공정을 이용하여 비정질 폴리실리콘막(206)과 제 1 게이트 산화막(204)이 제거되어진 로직 형성부(B)에 다시 원하는 두께(예컨대, 50±5Å 두께)의 제 2 게이트 산화막(208)을 형성해 주므로써, 본 공정 진행을 완료한다. 이 과정에서 디램 형성부(A)에 남겨진 비정질 폴리실리콘막(206)도 함께 산화되므로, 열산화 공정이 완료되면 디램 형성부(A)에는 "제 1 게이트 산화막(204)/산화된 비정질 폴리실리콘막(206a)"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막이 형성되고, 로직 형성부(B)에는 제 2 게이트 산화막(208)의 단층막으로 이루어진 얇은 두께의 게이트 산화막이 만들어지게 된다.
이와 같이 공정을 진행할 경우, 제 1 게이트 산화막(204)의 두께를 기존보다 낮게 가져가더라도 그 위에 형성되어 있는 비정질 폴리실리콘막(206)의 산화 과정을 거쳐 디램 형성부(A)에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로, 제 1 게이트 산화막 형성을 위한 열산화 공정 진행시 디램 형성부(A) 중에서 PMOS 트랜지스터가 형성될 부분의 기판(200) 내에 도핑되어 있던 n형 불순물(예컨대, 인(p+) 등)이 히트 버짓에 의해 제 1 게이트 산화막(204) 내로 침투되는 것을 최대한 억제할 수 있게 된다. 그 결과, p-채널 내에 모이는 전자의 수 또한 최대한 줄일 수 있게 되므로 MDL 설계시 디램 셀을 구성하는 PMOS 트랜지스터의 Vth를 낮출 수 있게 된다.
게다가, 이 경우에는 디램 형성부에 비정질 폴리실리콘막(206)이 형성되어 있는 상태에서 습식 세정 공정이 진행되므로, 습식 세정시 제 1 게이트 산화막(204)의 두께 손실이 발생되지 않아 세정 공정으로 인해 디램 형성부(A)의 총 게이트 산화막 두께가 가변되는 것을 막을 수 있다는 부가적인 효과 또한 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) MDL의 듀얼 게이트 산화막 형성시 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 디램 셀 쪽에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로, 디램 셀을 구성하는 PMOS 트랜지스터의 Vth를 용이하게 낮출 수 있게 되고, 2) 습식 세정시 제 1 게이트 산화막의 두께 손실이 발생되지 않으므로, 세정 공정으로 인해 디램 형성부의 게이트 절연막 두께가 가변되는 것을 막을 수 있게 된다.
도 1a 내지 도 1c는 종래 기술에 의한 MDL의 듀얼 게이트 산화막 형성방법을 도시한 공정수순도,
도 2a 내지 도 2c는 본 발명에 의한 MDL의 듀얼 게이트 산화막 형성방법을 도시한 공정수순도이다.

Claims (1)

  1. 필드 산화막이 구비된 반도체 기판 상의 액티브 영역에 열산화 공정을 이용하여 제 1 게이트 산화막을 55±5Å의 두께로 형성한 뒤, 그 전면에 비정질 폴리실리콘막을 10~20Å의 두께로 형성하는 단계와;
    디램 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 로직 형성부의 상기 비정질 폴리실리콘막과 상기 제 1 게이트 산화막을 제거하는 단계와;
    습식 세정 공정을 실시하는 단계; 및
    열산화 공정을 이용하여 디램 형성부에 남겨진 상기 비정질 폴리실리콘막을 산화시킴과 동시에 로직 형성부에는 별도의 제 2 게이트 산화막을 성장시켜 주어, 디램 형성부에는 "제 1 게이트 산화막/산화된 비정질 폴리실리콘막"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부에는 제 2 게이트 산화막의 단층막 구조를 갖는 얇은 두께의 게이트 산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성방법.
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