KR100364599B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

노멀 STI(normal Shallow Trench Isolation) 구조에 듀얼 게이트 산화막 공정 적용시, 스티프(stiff)한 STI와 두꺼운 게이트 산화막의 경계면에서 상기 산화막의 두께가 다른 부분에 비해 상대적으로 얇게 성장되는 박막화(thinning) 현상이 야기되는 것을 막을 수 있도록 한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, HV 영역(두꺼운 게이트 산화막이 형성될 액티브영역(Ⅱ)을 일컬음)의 에지 부위에만 선택적으로 스티프한 STI와 접하도록 필드산화막을 형성한 후, 질화막을 마스크로해서 HV 영역에 두꺼운 두께의 게이트 산화막을 형성하고, 질화막 마스크를 제거한 다음, LV 영역(얇은 게이트 산화막이 형성될 액티브영역(Ⅰ)을 일컬음)에 얇은 두께의 게이트 산화막을 형성하도록 구성된 반도체 소자 제조방법이 제공된다.
그 결과, HV 영역에 두꺼운 게이트 산화막을 형성할 때 스티프한 STI의 사이드에 집중되는 컴프레시브 스트레스를 기존 대비 완화시킬 수 있게 될 뿐 아니라 이로 인해 HV용 게이트 산화막이 특정 부분(액티브영역과 필드영역의 경계면)에서 얇게 성장되는 것을 막을 수 있게 되므로, ① 게이트 산화막의 신뢰성을 향상시킬 수 있게 되고, ② 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막을 수 있게 된다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}
본 발명은 노멀 STI(normal Shallow Trench Isolation) 구조에 듀얼 게이트 산화막(dual gate oxide) 공정 적용시, STI와 두꺼운 게이트 산화막의 경계면에서상기 산화막의 두께가 상대적으로 얇아지는 박막화(thinning) 현상이 야기되는 것을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
LDI(LCD Driver IC) 제품과 같은 전력소자(power device) 제품들은 소자 구동시 로직회로(LOGIC circuit) 구동을 위한 로우 전압(Low Voltage:이하, LV라 한다) 동작과 LCD 구동을 위한 하이 전압(High Voltage:이하, HV라 한다) 동작을 모두 필요로 하므로 게이트 산화막을 듀얼 게이트 구조로 가져가야 할 뿐 아니라 선폭이 작아짐에 따라 STI(Shallow Trench Isolation) 채용이 불가피한 상태이다.
하지만 노멀 STI 구조에 듀얼 게이트 산화막 제조공정을 그대로 적용하면 HV용 듀얼 게이트 산화막을 형성할 때 LV 영역의 STI 리세스(recess)가 과도하게 발생하여 소자가 치명적인 손상을 받게 되므로, 특성 저하가 유발된다.
이는 STI는 USG나 HDP와 같은 CVD 산화막 재질로 구성되는 반면 게이트 산화막은 열산화막(thermal oxide) 재질로 구성되므로, 듀얼 게이트 산화막을 형성하기 위한 식각 공정시 열산화막과 CVD 산화막 간의 습식식각률(wet etch rate) 차이에 의해 액티브영역과 필드영역의 경계면에서 심하게 덴트(dent)가 발생되기 때문이다.
도 1a ~ 도 1c에 제시된 종래의 듀얼 게이트 산화막 형성방법을 보인 공정순서도를 참조하여 이를 구체적으로 살펴보면 다음과 같다. 여기서는 편의상, 상기 공정을 제 3 단계로 구분하여 설명한다. 상기 도면에서 참조부호 Ⅰ은 제 1 액티브영역으로서 얇은 게이트 산화막이 형성될 LV 영역을 나타내고, 참조부호 Ⅱ는 제 2 액티브영역으로서 두꺼운 게이트 산화막이 형성될 HV 영역을 나타낸다.
제 1 단계로서, 도 1a와 같이 실리콘 기판(10) 상의 제 1, 제 2 액티브영역(Ⅰ),(Ⅱ)에 질화막 패턴(미 도시)을 형성하고, 이를 마스크로해서 상기 기판(10)을 일정 두께 선택식각하여 기판(10) 내의 필드영역에 트랜치(t)를 형성한 다음, 상기 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 상에 USG나 HDP 재질의 CVD 산화막을 증착한다. 이어, 상기 액티브영역(Ⅰ),(Ⅱ)에 질화막 패턴이 일부 잔존하도록 CVD 산화막을 CMP 처리한 후 상기 잔존 질화막 패턴을 제거하여 트랜치(t) 내부를 매립하는 STI(12)를 형성하고, CMOS 웰 이온주입과 채널 이온주입을 실시한 다음, 기판(10) 상의 액티브영역(Ⅰ),(Ⅱ)에 300Å 두께의 HV용 제 1 열산화막(14)을 형성한다.
제 2 단계로서, 도 1b와 같이 제 1 액티브영역(Ⅰ)과 그 주변부의 STI(12)가 일부 함께 오픈되도록 상기 결과물 상에 포토레지스트 패턴(16)을 형성하고, 이를 마스크로해서 제 1 열산화막(14)을 습식식각하여, HV 영역(Ⅱ)에만 선택적으로 제 1 열산화막(14)을 남긴다.
제 3 단계로서, 도 1c와 같이 포토레지스트 패턴(16)을 제거하고, 제 1 액티브영역(Ⅰ)에 40Å 두께의 LV용 제 2 열산화막(18)을 형성하므로써, 듀얼 게이트 산화막 공정을 완료한다. 제 2 열산화막(18) 형성시, 제 2 액티브영역(Ⅱ)의 제 1 열산화막(14)도 추가 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
그 결과, 제 1 액티브영역(Ⅰ)에는 제 2 열산화막(18) 재질의 얇은 LV용 게이트 산화막이 형성되고, 제 2 액티브영역(Ⅱ)에는 제 1 열산화막(14) 재질의 두꺼운 HV용 게이트 산화막이 형성된다.
그러나 상기 공정을 적용하여 듀얼 게이트 산화막을 형성하면 포토레지스트 패턴(16)을 마스크로해서 LV 영역(Ⅰ)의 제 1 열산화막(14)을 제거할 때, 제 1 열산화막(14) 외에 LV 영역 주변의 STI(12)(도 1b의 ⓐ로 표시된 부분) 또한 일부 함께 리세스(recess)되므로, 이 부분(액티브영역과 필드영역의 경계면)에 덴트가 발생하는 불량이 유발된다. 도 2에는 상기 불량이 발생된 경우의 소자 구조를 보인 단면도가 제시되어 있다.
상기 불량은 STI(12)를 구성하는 CVD 산화막과 게이트 산화막으로 이용되는 제 1 열산화막(14) 간의 습식식각률이 다르기 때문에 야기되는 현상으로, STI(12)가 HDP 재질로 채워졌을 경우에는 리세스 량이 액티브영역의 기판(10) 표면을 기준으로 했을 때 약 200Å 정도인 반면, USG 재질로 채워졌을 경우에는 STI(12)의 리세스 량이 약 1000Å 수준에 이르므로 덴트 발생이 더욱 심화된다.
덴트가 발생할 경우, 후속 공정인 게이트 폴리 식각시에 리세스된 곳에 폴리 레지듀(residue)가 남거나 혹은 필드영역과 액티브영역의 경계면 상에서 게이트 폴리가 필드와 액티브를 감싸는 현상이 나타나게 되어, 이 부분에서는 수직 방향과 사이드 방향으로 모두 전계를 받게 되므로, 전계 집중에 기인한 게이트 산화막의 열화가 초래될 뿐 아니라 소자 구동시 트랜지스터의 Vth 저하, 임계전압 리키지(subthreshold leakage) 증가, 펀칭 마진(punching margin) 감소 등과 같은 형태의 특성 저하가 야기된다.
이를 개선하고자 최근에는 LDI 설계시 노멀 STI 구조에 듀얼 게이트 산화막 공정을 적용하되, 질화막 마스킹 기술을 이용해서 LV 영역에서의 두꺼운 열산화막제거 공정없이도 듀얼 게이트 산화막을 형성할 수 있도록 한 공정 기술이 제안된 바 있다.
도 3a ~ 도 3e에는 이와 관련된 종래의 듀얼 게이트 산화막 형성방법을 보인 공정순서도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 설명하면 다음과 같다. 이 경우 역시, 참조부호 Ⅰ은 제 1 액티브영역으로서 얇은 게이트 산화막이 형성될 LV 영역을 나타내고, 참조부호 Ⅱ는 제 2 액티브영역으로서 두꺼운 게이트 산화막이 형성될 HV 영역을 나타낸다.
제 1 단계로서, 도 3a와 같이 실리콘 기판(100) 내의 필드영역에 도 1a에 제시된 공정과 동일한 방법으로 트랜치(t) 내부를 매립하는 CVD 산화막 재질의 STI(102)를 형성한다. 이어, 상기 기판(100) 상의 액티브영역(Ⅰ),(Ⅱ)에 열산화막 재질의 버퍼 산화막(104)을 형성하고, CMOS 웰 이온주입과 채널 이온주입을 실시한다. 이온주입후 버퍼 산화막(104)을 제거하지 않고 곧바로 상기 STI(102)를 포함한 버퍼 산화막(104) 상에 질화막(106)을 형성하고, 그 위에 MTO(Medium Temperature Oxide) 재질의 CVD 산화막(108)을 형성한다. 여기서, MTO란 700 ~ 800℃의 온도에서 형성된 산화 막질을 나타낸다. 이때, 버퍼 산화막(104)은 100 ~ 120Å 두께로 형성되고, 질화막(106)은 90 ~ 110Å 두께로 형성되며, CVD 산화막(108)은 90 ~ 110Å 두께로 형성된다.
제 2 단계로서, 도 3b와 같이 제 1 액티브영역(Ⅰ)을 포함한 그 인접부의 STI(102)가 일부 함께 마스킹되도록, CVD 산화막(108) 상에 포토레지스트 패턴(110)을 형성한다. 이어, 포토레지스트 패턴(110)을 마스크로해서 제 2 액티브영역(Ⅱ)과 그 인접부의 CVD 산화막(108)을 습식식각한다.
제 3 단계로서, 도 3c와 같이 포토레지스트 패턴(110)을 제거한다.
제 4 단계로서, 도 3d와 같이 잔존 CVD 산화막(108)을 마스크로해서 질화막(106)과 버퍼 산화막(104)을 순차식각하여, 제 2 액티브영역(Ⅱ)의 표면을 노출시킨다. 이때, 상기 질화막(104)은 인산을 에천트로 사용한 습식식각법에 의해 식각되며, 마스크로 이용된 상기 잔존 CVD 산화막(108)은 버퍼 산화막(104) 식각시 함께 제거된다. 이어, 제 2 액티브영역(Ⅱ)의 표면 노출부에 400 ~ 450Å 두께의 제 1 열산화막(112)을 형성한다.
제 5 단계로서, 도 3e와 같이 제 1 액티브영역(Ⅰ)과 그 인접부의 STI(102) 상단에 잔존된 질화막(106)과 버퍼 산화막(104)을 순차식각하여, 제 1 액티브영역(Ⅰ)의 표면을 노출시킨다. 이 경우, 버퍼 산화막(104) 식각시에 제 1 열산화막(112) 또한 일부 함께 소모(consume)되므로 상기 잔존 막질들의 식각이 완료되면 제 2 액티브영역(Ⅱ)에는 약 250 ~ 350Å 두께의 제 1 열산화막(112)만이 남아있게 된다. 이어, 제 1 액티브영역(Ⅰ)의 표면 노출부에 제 1 열산화막(112)보다 얇은 30 ~ 50Å 두께의 제 2 열산화막(114)을 형성하므로써, 듀얼 게이트 산화막 공정을 완료한다. 제 2 열산화막(114) 형성시 제 2 액티브영역(Ⅱ)의 제 1 열산화막(112)도 추가 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
그 결과, 제 1 액티브영역(Ⅰ)에는 제 2 열산화막(114) 재질의 얇은 LV용 게이트 산화막이 형성되고, 제 2 액티브영역(Ⅱ)에는 제 1 열산화막(112) 재질의 두꺼운 HV용 게이트 산화막이 형성된다.
이와 같이 듀얼 게이트 산화막을 제조할 경우, HV 영역의 두꺼운 게이트 산화막 형성시 LV 영역에서의 두꺼운 열산화막 제거 공정이 필요없게 되므로, 액티브영역과 필드영역의 경계면에 덴트가 발생하는 것을 막을 수 있게 된다.
하지만 상기 공정을 적용할 경우는 질화막(106)을 마스크로해서 제 2 액티브영역(Ⅱ)에 제 1 열산화막(112) 재질의 두꺼운 게이트 산화막을 성장시킬 때, STI(102)와 액티브영역의 경계면(도 3e의 ⓑ로 표시된 부분)에서 제 1 열산화막(112)이 다른 부분보다 얇게 성장되는 문제가 발생된다. 즉, 제 1 열산화막(112)이 STI(102)의 에지 부위에서 심하게 박막화하는 현상이 유발되는 것이다.
이러한 현상은 게이트 산화막의 두께가 증가할수록 가속화되는데, 도 4에는 상기 불량이 발생된 경우의 소자 구조를 보인 단면도가 제시되어 있다. 도 4에서 "ℓ"은 원래 형성코자 했던 제 1 열산화막(112) 두께를 나타내고, "ℓ-α"는 박막화 현상에 의해 얇아진 제 1 열산화막(112)의 두께를 나타낸다.
상기 박막화 현상은 열산화 공정 진행시 스티프(stiff)한 STI(102)의 사이드(side)에 컴프레시브 스트레스(compressive stress)가 집중되기 때문에 야기되는 현상으로, 이러한 현상이 발생될 경우 전계 집중에 의한 게이트 산화막의 열화가 초래될 뿐 아니라 트랜지스터 구동시 액티브영역과 필드영역의 경계면에서 채널(Corner TR의 채널)이 먼저 형성되어 턴-온(turn-on)된 후에야 액티브영역의 센터에 채널(Flat TR의 채널)이 형성되어 턴-온되는 즉, 트랜지스터가 마치 두 개의 Vth를 갖는 것처럼 보이는 험프(hump) 현상이 유발되기도 하므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은 HV 영역의 STI 에지 부위에 로커스 프로파일(LOCOS profile) 특성을 결합시키므로써 스티프한 상기 STI의 사이드에 집중되는 컴프레시브 스트레스를 기존 대비 완화시킬 수 있도록 하여, 노멀 STI 구조에서 질화막 마스크로 HV용 게이트 산화막을 성장시킬 때 야기되던 STI 에지 부위에서의 게이트 산화막의 박막화 현상을 막고, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 방지하며, 게이트 산화막의 신뢰성 저하를 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
도 1a ~ 도 1c는 종래의 듀얼 게이트 산화막 형성방법을 보인 공정순서도,
도 2는 도 1a ~ 도 1c의 공정에 의거하여 듀얼 게이트 산화막을 형성할 때 야기되는 불량 발생 형태를 도시한 공정단면도,
도 3a ~ 도 3e는 종래의 또 다른 듀얼 게이트 산화막 형성방법을 보인 공정순서도,
도 4는 도 3a ~ 도 3e의 공정에 의거하여 듀얼 게이트 산화막을 형성할 때 야기되는 불량 발생 형태를 도시한 공정단면도,
도 5a ~ 도 5f는 본 발명에 의한 듀얼 게이트 산화막 형성방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, STI에 의해 구분된 제 1 액티브영역과 제 2 액티브영역을 갖는 반도체 기판을 준비하는 단계와, 상기 제 1, 제 2 액티브영역에 버퍼 산화막을 형성하는 단계와, 상기 STI를 포함한 상기 버퍼 산화막 상에 질화막을 형성하는 단계와, 상기 제 2 액티브영역의 양 에지부를 포함한 그 인접부의 상기 STI가 일부 함께 오픈되도록 상기 질화막 상에 제 1 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴에 의해 마스킹되지 않은 부분의 상기 질화막과 상기 버퍼 산화막을 순차식각하여, 제 2 액티브영역의 양 에지부를 일정 사이즈 오픈시킨 후, 상기 제 1 포토레지스트 패턴을 제거하는 단계와, 상기 잔존 질화막을 마스크로해서 산화 공정을 실시하여 상기 제 2 액티브영역의 오픈 부위에 상기 STI와 접하는 필드산화막을 형성하는 단계와, CMOS 웰 이온주입과 채널 이온주입을 실시하는 단계와, 상기 결과물 상에 CVD 산화막을 형성하는 단계와, 상기 제 1 액티브영역을 포함한 그 인접부의 상기 STI가 일부 함께 마스킹되도록 상기 CVD 산화막 상에 제 2 포토레지스트 패턴을 형성하는 단계와, 상기 제 2 포토레지스트 패턴에 의해 마스킹되지 않은 부분의 상기 CVD 산화막을 식각한 후, 상기 제 2 포토레지스트 패턴을 제거하는 단계와, 상기 잔존 CVD 산화막을 마스크로해서 상기 질화막과 상기 버퍼 산화막을 순차식각하여 상기 제 1 액티브영역에는 상기 질화막과 버퍼 산화막을 남기고, 상기 제 2 액티브영역은 오픈시키는 단계와, 상기 제 2 액티브영역의 오픈 부위에 게이트 산화막용 제 1 열산화막을 형성하는 단계와, 상기 제 1 액티브영역에 잔존된 상기 질화막과 상기 산화막을 순차식각하여 상기 제 1 액티브영역을 오픈시키는 단계 및 상기 제 1 액티브영역의 오픈 부위에 상기 제 1 열산화막보다 얇은 두께의 게이트 산화막용 제 2 열산화막을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이때, 상기 제 1 액티브영역은 LV 영역을 나타내고, 제 2 액티브영역은 HV 영역을 나타낸다.
상기와 같이 공정을 진행할 경우, HV 영역의 STI 에지 부위에 필드산화막이 별도 더 형성된 상태에서 HV용 게이트 산화막 형성 공정이 진행되므로, 산화 공정시 스티프한 STI의 사이드에 집중되는 컴프레시브 스트레스를 종래 대비 완화시킬 수 있게 되어, STI의 에지 부위에서 HV용 게이트 산화막의 두께가 상대적으로 얇게 형성되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 5a ~ 도 5f는 본 발명에서 제안된 듀얼 게이트 산화막 형성방법을 보인 공정순서도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 설명하면 다음과 같다. 여기서, 참조부호 Ⅰ은 LV 영역(얇은 게이트 산화막이 형성될 영역)으로 사용될 제 1 액티브영역을 나타내고, 참조부호 Ⅱ는 HV 영역(두꺼운 게이트 산화막이 형성될 영역)으로 사용될 제 2 액티브영역을 나타낸다. 이때, 상기 HV 영역이란 동작전압이 3.3 ~ 50V의 내압을 가지도록 설계된 영역을 나타낸다.
제 1 단계로서, 도 5a와 같이 실리콘 기판(200) 상의 제 1, 제 2 액티브영역(Ⅰ),(Ⅱ)에 질화막 패턴(미 도시)을 형성하고, 이를 마스크로해서 상기 기판(200)을 일정 두께 선택식각하여 기판(200) 내의 필드영역에 트랜치(t)를 형성한 다음, 상기 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 상에 USG나 HDP 재질의 CVD 산화막을 증착한다. 이어, 상기 질화막 패턴이 일부 잔존되도록 상기 CVD 산화막을 CMP 처리한 후, 상기 액티브영역(Ⅰ),(Ⅱ) 상의 잔존 질화막 패턴을 제거하여 트랜치(t) 내부를 매립하는 STI(202)를 형성한다. 그후, 기판(200) 상의 제 1, 제 2 액티브영역(Ⅰ),(Ⅱ)에 열산화막 재질의 버퍼 산화막(204)을 형성하고, 상기 STI(202)와 버퍼 산화막(204) 상에 50 ~ 3000Å 두께의 질화막(206)을 형성한 다음, 제 2 액티브영역(Ⅱ)의 양 에지부를 포함한 그 인접부의 STI(202)가 일부 함께 오픈되도록 상기 질화막(206) 상에 제 1 포토레지스트 패턴(208)을 형성한다.
제 2 단계로서, 도 5b와 같이 제 1 포토레지스트 패턴(208)을 마스크로해서 질화막(206)과 버퍼 산화막(204)을 순차식각하여, 제 2 액티브영역(Ⅱ)의 양 에지부를 일정 사이즈 오픈시킨 후, 제 1 포토레지스트 패턴(208)을 제거한다. 이어, 상기 잔존 질화막(206)을 마스크로해서 산화 공정을 실시하여 제 2 액티브영역의 오픈 부위에만 선택적으로 STI(202)의 에지 부위와 접하는 필드산화막(210)을 형성한 다음, CMOS 웰 이온주입과 채널 이온주입을 실시한다. 이때, 상기 필드산화막(210)은 100 ~ 4000Å의 두께로 형성하는 것이 바람직하다. 이와 같이 STI(202)와 제 2 액티브영역(Ⅱ)의 경계면에 필드산화막(210)을 별도 더 형성한 것은 STI(202)의 에지 부위를 두툼한 필드산화막(210)으로 보호하여 후속 산화 공정시 STI(202)의 사이드에 집중되는 컴프레시브 스트레스를 완화시켜 주므로써, 이 부분에서 게이트 산화막의 박막화가 야기되는 것을 막기 위함이다.
제 3 단계로서, 도 5c와 같이 상기 결과물 상에 MTO(Medium Temperature Oxide) 재질의 CVD 산화막(212)을 증착한 후, 제 1 액티브영역(Ⅰ)을 포함한 그 인접부의 STI(202)가 일부 함께 마스킹되도록 상기 CVD 산화막(212) 상에 제 2 포토레지스트 패턴(214)을 형성하고, 상기 포토레지스트 패턴(214)에 의해 마스킹되지 않은 부분의 CVD 산화막(212)을 식각한다. 여기서, MTO란 700 ~ 800℃의 온도에서 형성된 산화 막질을 나타낸다.
제 4 단계로서, 도 5d와 같이 제 2 포토레지스트 패턴(214)을 제거한다.
제 5 단계로서, 도 5e와 같이 상기 잔존 CVD 산화막(212)을 마스크로해서 제 2 액티브영역(Ⅱ)의 질화막(206)과 버퍼 산화막(204)을 순차식각하여, 제 1 액티브영역(Ⅰ)에는 질화막(206)과 버퍼 산화막(204)을 남기고, 제 2 액티브영역(Ⅱ)에는 실리콘 기판(200)이 드러나도록 한다. 이와 같이 제 1 액티브영역(Ⅰ)에질화막(206)과 버퍼 산화막(204)만이 남겨진 것은 제 2 액티브영역(Ⅱ)의 버퍼 산화막(204) 식각시에 상기 잔존 CVD 산화막(212)도 함께 제거되기 때문이다.
제 6 단계로서, 도 5f와 같이 제 2 액티브영역(Ⅱ)의 표면 노출부에 80 ~ 1000Å 두께의 제 1 열산화막(216)을 형성하고, 제 1 액티브영역(Ⅰ)와 그 인접부의 STI(202) 상단에 잔존된 질화막(206)과 버퍼 산화막(104)을 순차식각하여, 제 1 액티브영역(Ⅰ)의 실리콘 기판(200)이 드러나도록 한다. 상기 식각 과정에서 제 1 열산화막(216)의 일부가 함께 소모(consume)되므로, 상기 잔존 막질들의 식각 공정이 완료되면 제 1 열산화막(216)의 두께가 80 ~ 1000Å보다 다소 얇아지게 된다. 이어, 제 1 액티브영역(Ⅰ)의 표면 노출부에 제 1 열산화막(216)보다 얇은 30 ~ 50Å 두께의 제 2 열산화막(218)을 형성하므로써, 듀얼 게이트 산화막 공정을 완료한다. 제 2 열산화막(114) 형성시 제 2 액티브영역(Ⅱ)의 제 1 열산화막(112)도 추가 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
그 결과, 제 1 액티브영역(Ⅰ)에는 제 2 열산화막(218) 재질의 얇은 LV용 게이트 산화막이 형성되고 제 2 액티브영역(Ⅱ)에는 제 1 열산화막(216) 재질의 두꺼운 HV용 게이트 산화막이 형성된다.
이와 같이 공정을 진행할 경우, 제 2 액티브영역(Ⅱ:HV 영역)의 STI(202) 에지 부위에 필드산화막(210)이 기 형성된 상태에서 산화 공정을 통해 HV용 게이트 산화막이 형성되므로, 상기 산화 공정시 스티프한 STI(202)의 사이드에 집중되는 컴프레시브 스트레스를 상기 필드산화막(210)을 이용해서 완화시킬 수 있게 된다.
따라서, 노멀 STI 구조에서 질화막을 마스크로해서 HV용 게이트 산화막을 성장시킬 때 야기되던 제 2 액티브영역(Ⅱ)과 STI(202) 에지 부위에서의 게이트 산화막의 박막화 현상은 발생하지 않게 된다.
이로 인해, 소자 구동시 전계 집중이나 험프 현상이 유발되는 것을 방지할 수 있게 되므로 게이트 산화막의 열화와 트랜지스터의 동작 특성 저하를 막을 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, HV 영역의 스티프한 STI 에지 부위에 에지 산화(edgy oxidation)를 추가하여 두꺼운 게이트 산화막을 성장시키므로써, STI의 사이드에 집중되는 컴프레시브 스트레스를 종래 대비 완화시킬 수 있게 될 뿐 아니라 이로 인해 노멀 STI 구조에서 질화막 마스크로 HV용 게이트 산화막을 성장시킬 때 야기되던 STI 에지 부위에서의 게이트 산화막의 박막화 현상을 방지할 수 있게 되므로, ① 게이트 산화막의 신뢰성을 향상시킬 수 있게 되고, ② 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막을 수 있게 된다.

Claims (11)

  1. STI에 의해 구분된 제 1 액티브영역과 제 2 액티브영역을 갖는 반도체 기판을 준비하는 단계;
    상기 제 1, 제 2 액티브영역에 버퍼 산화막을 형성하는 단계;,
    상기 STI를 포함한 상기 버퍼 산화막 상에 질화막을 형성하는 단계;
    상기 제 2 액티브영역의 양 에지부를 포함한 그 인접부의 상기 STI가 일부 함께 오픈되도록 상기 질화막 상에 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴에 의해 마스킹되지 않은 부분의 상기 질화막과 상기 버퍼 산화막을 순차식각하여, 제 2 액티브영역의 양 에지부를 일정 사이즈 오픈시킨 후, 상기 제 1 포토레지스트 패턴을 제거하는 단계;
    상기 잔존 질화막을 마스크로해서 산화 공정을 실시하여 상기 제 2 액티브영역의 오픈 부위에 상기 STI와 접하는 필드산화막을 형성하는 단계;
    CMOS 웰 이온주입과 채널 이온주입을 실시하는 단계;
    상기 결과물 상에 CVD 산화막을 형성하는 단계;
    상기 제 1 액티브영역을 포함한 그 인접부의 상기 STI가 일부 함께 마스킹되도록 상기 CVD 산화막 상에 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 제 2 포토레지스트 패턴에 의해 마스킹되지 않은 부분의 상기 CVD 산화막을 식각한 후, 상기 제 2 포토레지스트 패턴을 제거하는 단계;
    상기 잔존 CVD 산화막을 마스크로해서 상기 질화막과 상기 버퍼 산화막을 순차식각하여 상기 제 1 액티브영역에는 상기 질화막과 버퍼 산화막을 남기고, 상기 제 2 액티브영역은 오픈시키는 단계;
    상기 제 2 액티브영역의 오픈 부위에 게이트 산화막용 제 1 열산화막을 형성하는 단계;
    상기 제 1 액티브영역에 잔존된 상기 질화막과 상기 산화막을 순차식각하여 상기 제 1 액티브영역을 오픈시키는 단계; 및
    상기 제 1 액티브영역의 오픈 부위에 상기 제 1 열산화막보다 얇은 두께의 게이트 산화막용 제 2 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 STI는 USG나 HDP 재질의 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 질화막은 50 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 필드산화막은 100 ~ 4000Å의 두께로 형성하는 것을특징으로 하느 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 제 1 열산화막은 80 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 제 2 열산화막은 30 ~ 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서, 상기 버퍼 산화막은 열산화막 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 1항에 있어서, 상기 CVD 산화막은 MTO(Medium Temperature Oxide) 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 8항에 있어서, 상기 MTO는 700 ~ 800℃의 온도에서 형성된 산화막인 것을특징으로 하는 반도체 소자 제조방법.
  10. 제 1항에 있어서, 상기 제 1 액티브영역은 LV 영역이고, 상기 제 2 액티브영역은 HV 영역인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 10항에 있어서, 상기 HV 영역은 동작전압이 3.3 ~ 50V의 내압을 가지도록 설계된 영역인 것을 특징으로 하는 반도체 소자 제조방법.
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