KR20010018596A - 반도체소자의 격리영역 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 격리영역 형성방법에 관한 것으로, 종래에는 에스티아이 표면 및 바닥의 모서리에서 험프특성 열화, 전계 집중, 스트레스 심화로 인해 반도체 메모리의 리프레시 특성을 열화시키는 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 제1산화막과 제1질화막을 형성한 다음 제1질화막의 상부에 마스크로 적용할 감광막 패턴을 형성하고, 이를 통해 제1질화막과 제1산화막을 식각하는 공정과; 상기 감광막 패턴을 제거하고, 제1질화막을 마스크로 적용하여 노출된 반도체기판을 식각하여 에스티아이를 형성하는 공정과; 상기 에스티아이가 형성된 결과물의 상부전면에 제2산화막과 제2질화막을 형성한 다음 제2질화막을 에치-백하여 에스티아이 바닥 모서리의 제2산화막 상에 제2질화막 측벽을 형성하는 공정과; 상기 제2질화막 측벽이 형성된 결과물을 산화시켜 에스티아이 바닥에 필드산화막을 형성하는 공정과; 상기 잔류하는 제1,제2질화막 및 제1,제2산화막, 필드산화막을 제거한 다음 상부전면에 절연막을 증착하고, 평탄화하여 에스티아이를 채우는 공정으로 이루어지는 반도체소자의 격리영역 형성방법을 통해 에스티아이의 표면 및 바닥 모서리가 라운딩 처리됨에 따라 험프 방지, 전계 완화, 실제적인 격리영역의 길이 증대 및 스트레스 완화에 기여하여 반도체 메모리의 격리특성과 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체소자의 격리영역 형성방법{METHOD FOR FORMING ISOLATION REGION OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 격리영역 형성방법에 관한 것으로, 특히 고집적 메모리셀을 제조하기 위해 요구되는 에스티아이(shallow trench isolation : STI) 공정에서 에스티아이의 표면 및 바닥의 모서리를 라운딩(rounding) 처리하여 특성을 향상시키기에 적당하도록 한 반도체소자의 격리영역 형성방법에 관한 것이다.

종래 반도체소자의 격리영역 형성방법은 도1의 단면도에 도시한 바와같이 반도체기판(1)의 상부에 버퍼산화막 및 질화막을 형성한 다음 질화막의 상부에 감광막 패턴을 형성하고, 그 감광막 패턴을 마스크로 적용하여 질화막 및 버퍼산화막을 식각한 다음 상기 감광막 패턴을 제거하고, 질화막 및 버퍼산화막을 마스크로 적용하여 반도체기판(1)을 식각함으로써, 경사진 에스티아이를 형성하고, 그 에스티아이 내에 절연물질(2)을 채워넣어 형성하였다.

그러나, 상기한 바와같은 종래 반도체소자의 격리영역 형성방법은 에스티아이 표면의 모서리에 험프(hump) 특성이 열화됨과 아울러 전계가 집중되며, 에스티아이 바닥의 모서리에도 전계가 집중됨과 아울러 스트레스가 심화되어 반도체 메모리의 리프레시(refresh) 특성을 열화시키는 문제점이 있었다.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 버드-빅(bird's beak)을 이용하여 에스티아이 표면 및 바닥의 모서리를 라운딩 처리함으로써, 특성을 향상시킬 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 있다.

도1은 종래 반도체소자의 격리영역을 보인 단면도.

도2a 내지 도 2g는 본 발명의 일 실시예를 보인 수순단면도.

***도면의 주요부분에 대한 부호의 설명***

11:반도체기판 12,15:산화막

13,16:질화막 14:에스티아이

17:필드산화막 18:절연막

PR11:감광막

상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 격리영역 형성방법은 반도체기판의 상부에 제1산화막과 제1질화막을 형성한 다음 제1질화막의 상부에 마스크로 적용할 감광막 패턴을 형성하고, 이를 통해 제1질화막과 제1산화막을 식각하는 공정과; 상기 감광막 패턴을 제거하고, 제1질화막을 마스크로 적용하여 노출된 반도체기판을 식각하여 에스티아이를 형성하는 공정과; 상기 에스티아이가 형성된 결과물의 상부전면에 제2산화막과 제2질화막을 형성한 다음 제2질화막을 에치-백(etch-back)하여 에스티아이 바닥 모서리의 제2산화막 상에 제2질화막 측벽을 형성하는 공정과; 상기 제2질화막 측벽이 형성된 결과물을 산화시켜 에스티아이 바닥에 필드산화막을 형성하는 공정과; 상기 잔류하는 제1,제2질화막 및 제1,제2산화막, 필드산화막을 제거한 다음 상부전면에 절연막을 증착하고, 평탄화하여 에스티아이를 채우는 공정을 구비하여 이루어지는 것을 특징으로 한다.

상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법을 첨부한 도2a 내지 도2g의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 산화막(12)과 질화막(13)을 순차적으로 형성한다. 이때, 산화막(12)은 반도체기판(11)이 질화막(13)과 직접 접촉함에 따른 손상을 완화하기 위한 버퍼막으로 작용한다.

그리고, 도2b에 도시한 바와같이 상기 질화막(13)의 상부에 격리영역이 형성될 영역이 선택적으로 오픈되는 감광막(PR11) 패턴을 형성하고, 이를 마스크로 적용하여 질화막(13) 및 산화막(12)을 식각한다.

그리고, 도2c에 도시한 바와같이 상기 감광막(PR11) 패턴을 제거하고, 잔류하는 질화막(13)을 마스크로 적용하여 노출된 반도체기판(11)을 식각하여 에스티아이(14)를 형성한다.

그리고, 도2d에 도시한 바와같이 상기 에스티아이(14)가 형성된 구조물의 상부전면에 산화막(15)과 질화막(16)을 순차적으로 형성한 다음 질화막(16)을 에치-백하여 에스티아이(14) 바닥 모서리의 산화막(15) 상에 질화막(16) 측벽을 형성한다. 이때, 산화막(15)은 질화막(13,16)과 식각선택비가 큰 물질을 선택적으로 적용할 수 있다.

그리고, 도2e에 도시한 바와같이 상기 질화막(16) 측벽이 형성된 구조물을 산화시켜 상기 에스티아이(14)의 바닥에 필드산화막(17)을 형성한다. 이때, 에스티아이(14)의 바닥은 필드산화막(17) 및 그 버드-빅으로 인해 라운딩 처리되며, 이와같은 산화공정으로 인해 에스티아이(14) 표면의 모서리도 라운딩 처리된다.

그리고, 도2f에 도시한 바와같이 상기 필드산화막(17) 및 잔류하는 질화막(16,13)과 산화막(15,12)을 제거한 다음 상부전면에 절연막(18)을 형성한다.

그리고, 도2g에 도시한 바와같이 상기 절연막(18)을 평탄화하여 상기 에스티아이(14)를 채운다.

상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법은 에스티아이의 표면 모서리가 라운딩 처리됨에 따라 험프 방지 및 전계 완화에 기여하며, 에스티아이의 바닥 모서리가 라운딩 처리됨에 따라 실제적인 격리영역의 길이 증대 및 전계, 스트레스 완화에 기여하여 반도체 메모리의 격리특성 및 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체기판의 상부에 제1산화막과 제1질화막을 형성한 다음 제1질화막의 상부에 마스크로 적용할 감광막 패턴을 형성하고, 이를 통해 제1질화막과 제1산화막을 식각하는 공정과; 상기 감광막 패턴을 제거하고, 제1질화막을 마스크로 적용하여 노출된 반도체기판을 식각하여 에스티아이를 형성하는 공정과; 상기 에스티아이가 형성된 결과물의 상부전면에 제2산화막과 제2질화막을 형성한 다음 제2질화막을 에치-백(etch-back)하여 에스티아이 바닥 모서리의 제2산화막 상에 제2질화막 측벽을 형성하는 공정과; 상기 제2질화막 측벽이 형성된 결과물을 산화시켜 에스티아이 바닥에 필드산화막을 형성하는 공정과; 상기 잔류하는 제1,제2질화막 및 제1,제2산화막, 필드산화막을 제거한 다음 상부전면에 절연막을 증착하고, 평탄화하여 에스티아이를 채우는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
2. 제 1 항에 있어서, 상기 제2산화막은 제1,제2질화막과 식각선택비가 큰 물질으로 선택적으로 적용한 것을 특징으로 하는 반도체소자의 격리영역 형성방법.