KR20050009522A - 이이피롬에서의 험프 발생 제어 방법 - Google Patents
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Abstract
본 발명은 EEPROM 셀 형성 과정 중 컨트롤 게이트와 부유 게이트의 절연과 결합비 증가를 위해 부유 게이트의 측벽에 증착되어지는 산화막/질화막층이 액티브와 필드의 경계에 남게 되는데 이렇게 남겨진 것이 후속 고전압 습식각 이후에도 남겨 액티브 모서리에서의 산화막의 두께를 증가시킴으로써, 문턱전압을 증가시키고 험프를 사라지게 할 수 있는 EEPROM에서의 험프 발생 제어 방법을 제공하는 것이다. EEPROM에서의 험프 발생 제어 방법은 실리콘 기판에 제 1실리콘 질화막층을 형성하는 단계와, 제 1실리콘 질화막층을 소정의 형상으로 패터닝하는 단계와, 패터닝된 제 1실리콘 질화막층 상에 제 2실리콘 질화막을 형성하는 단계와, 제 2실리콘 질화막을 식각한 후, 실리콘 기판 내에 다수의 STI를 형성하는 단계와, 실리콘 기판의 셀 영역에 터널 산화막, 부유 게이트 및 폴리 산화막을 순차적으로 형성하는 단계와, 형성된 폴리 산화막, 부유 게이트 및 터널 산화막의 측벽에 산화막-질화막 층을 형성하는 단계와, 실리콘 기판 상에 고전압 게이트용 산화막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로서, 보다 상세하게는, 이이피롬(EEPROM; electrically erasable and programmable read only memory) 셀 형성 과정 중 부유 게이트 형성 후, 게이트 측벽에 증착되는 산화막/질화막층이 액티브와 필드의 경계에 남게 되는데 이렇게 남겨진 것이 후속 고전압 습식각 이후에도 남겨 액티브 모서리에서의 산화막의 두께를 증가시킴으로써, 문턱전압을 증가시키고 험프를 사라지게 할 수 있는 EEPROM에서의 험프 발생 제어 방법에 관한 것이다.
일반적으로, 액티브 모서리에서 질화막의 제거 및 이어지는 화학물 사용 공정으로 인하여 산화막 침식 발생으로 험프, INWE(inverse narrow width effect) 등이 심화되어 진다.
험프는 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)에서 주로 발생되어지는 현상으로 폭의 측면에서 해석이 가능하고 원인은 액티브 모서리에서의 게이트 산화막의 두께가 얇아짐으로 인한 날카로운 액티브 코너에 전기장이 집중함으로 인해 문턱 전압(Vt; threshold voltage)가 감소되어 나타나는 현상이다.
즉, 트랜지스터의 폭 감소에 따라 문턱 전압 Vt가 감소하는 현상으로 소자의 비정상적인 동작을 유발하여 수율 저하로 인한 생산성의 감소를 발생시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의주목적은 EEPROM 셀 형성 과정 중 컨트롤 게이트와 부유 게이트의 절연과 결합비 증가를 위해 부유 게이트의 측벽에 증착되어지는 산화막/질화막층이 액티브와 필드의 경계에 남게 되는데 이렇게 남겨진 것이 후속 고전압 습식각 이후에도 남겨 액티브 모서리에서의 산화막의 두께를 증가시킴으로써, 문턱전압을 증가시키고 험프를 사라지게 할 수 있는 EEPROM에서의 험프 발생 제어 방법을 제공하는 것이다.
도 1a 내지 도 1m은 본 발명의 바람직한 실시예에 따른 이이피롬(EEPROM; electrically erasable and programmable read only memory)에서의 험프(hump) 발생 제어 방법을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 실리콘 기판 12 : 표면 산화막
14, 20 : 제 1 및 제 2 실리콘 질화막층
16 : 포토레지스트 마스크 24 : 트렌치
26 : 갭충진층 28 : STI
30 : 터널 산화막 32 : 부유 게이트
34 : 폴리 산화막 36 : 측벽 산화막/질화막층
38 : 고전압 게이트 산화막 40 : 컨트롤 게이트
42 : 고전안 게이트 44 : 논리 입출력 게이트
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 제 1의 실리콘 질화막층을 형성하는 단계와, 제 1의 실리콘 질화막층을 소정의 형상으로 패터닝하는 단계와, 패터닝된 제 1의 실리콘 질화막층 상에 제 2의 실리콘 질화막을 형성하는 단계와, 제 2의 실리콘 질화막을 식각한 후, 실리콘 기판 내에 다수의 STI를 형성하는 단계와, 실리콘 기판의 셀 영역에 터널 산화막, 부유 게이트 및 폴리 산화막을 순차적으로 형성하는 단계와, 형성된 폴리 산화막, 부유 게이트 및 터널 산화막의 측벽에 산화막-질화막 층을 형성하는 단계와, 실리콘 기판 상에 고전압 게이트용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1m은 본 발명의 바람직한 실시예에 따른 이이피롬(EEPROM; electrically erasable and programmable read only memory)에서의 험프(hump) 발생 제어 방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 표면 산화막(12) 및 제 1실리콘 질화막층(14)을 순차적으로 형성한다. 그리고 나서, 제 1실리콘 질화막층(14) 상에 포토레지스트를 도포한다. 이어서, 포토레지스트를 소정의 형상으로 패터닝하여 포토레지스트 마스크(16)을 형성한다.
도 1b에 도시한 바와 같이, 포토레지스트 마스크(16)를 액티브 영역과 필드 영역을 정의하기 위한 ISO 마스크로 사용하여 패터닝한 다음, 식각 공정으로 제 1실리콘 질화막층(14)을 제거한다.
다음으로, 도 1c에 도시한 바와 같이, 패턴닝된 제 1실리콘 질화막층(14)이 역삼각형의 모양을 가지므로 이러한 프로파일을 개선하기 위하여 제 2실리콘 질화막층(20)을 증착한 다음, 도 1d에 도시한 바와 같이, 에치-백(etch-back) 공정을 진행하여 실리콘 질화막의 경사면이 90°이상이 되도록 만든다.
계속하여, 도 1e에 도시한 바와 같이, 패터닝된 제 2실리콘 질화막층(22)을 마스크로 이용하여 STI 공정을 진행함으로써, 다수의 트렌치(24)를 실리콘 기판(10) 내에 형성한다.
이어서, 도 1f에 도시한 바와 같이, 갭충진 산화막층(26)을 다수의 트렌치(24)가 충분히 덮힐 정도로 형성한다.
그리고 나서, 도 1g에 도시한 바와 같이, 갭충진 산화막층(26)을 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 공정을 이용하여 실리콘 기판(10)의 상부면이 노출될 때까지 평탄화를 진행함으로써, 다수의 STI(28)를 형성하게 된다. 본 발명의 바람직한 실시예에서 상세히 설명하지는 않았지만, 본 공정 이후에 어닐링, 질화막 제거공정을 진행할 수도 있다.
후속하는 단계로, 도 1h에 도시한 바와 같이, 셀 영역에 웰을 형성시킨다. 그리고, 터널링 산화막층(30), 부유 게이트(32) 및 층간 폴리 산화막(inter poly oxide)(34)를 순차적으로 실리콘 기판(10)의 셀영역(CR) 상에 형성한다. 참조로, 도면에서 셀영역은 "CR", 기타의 논리 트랜지스터, 고전압 트랜지스터 및 입출력 트랜지스터가 형성될 영역은 "OR"로 나타내었다.
다음으로, 도 1i에 도시한 바와 같이, 형성되어진 부유 게이트와 컨트롤 게이트와의 절연과 결합비(coupling ratio)를 증가시키기 위해 부유 게이트 측벽에 산화막-질화막 층(36)을 형성한다.
이어서, 도 1j에 도시한 바와 같이, 측벽 질화막 식각을 진행하게 되면 부유 게이트의 측벽에만 산화막-질화막 층(36)이 남게된다. 이때, 산화막-질화막 층(36)은 액티브 영역의 모서리, 즉, 액티브와 필드의 경계에도 남게된다. 그리고 나서, 고전압 웰과 논리 웰을 형성하기 위한 이온주입 공정이 진행되게 된다.
후속하여, 도 1k에 도시한 바와 같이, 고전압 게이트 산화막(38)을 증착한 다음, 도 1l에 도시한 바와 같이, 고전압 게이트 산화막(38) 형성을 필요로 하는 영역을 제외한 나머지 영역에 형성된 고전압 게이트 산화막(38)에 대하여 식각을 진행한다. 본 발명의 바람직한 실시예에 따르면, 고전압 게이트 산화막(38)의 증착은 고전압 웰 및 논리 웰 형성 전후하여 나누어 진행할 수도 있다. 도면에서, 실리콘 기판(10)의 고전압 트랜지스터가 형성될 영역은 "HV"로 표시하였다.
마지막으로, 도 1m에 도시한 바와 같이, 논리 게이트 산화막을 형성시키는 공정을 진행한 다음, 컨트롤 게이트 폴리를 증착시킨다. 그리고 나서, 후속 포토와 식각 공정으로 셀 영역(CR)의 컨트롤 게이트(40), 고전압 영역(HV)의 고전압 트랜지스터, 기타 지역(OR)의 논리 트랜지스터 및 입출력 트랜지스터 영역을 패터닝 한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 험프의 발생 원인 중 하나인 액티브 모서리에서의 게이트 산화막이 가늘어지는 현상으로 인하여 문턱전압(Vt)가 감소되는 현상이므로 이에 EEPROM 셀 형성 과정 중 부유 게이트 형성 후 게이트측벽에 증착되는 산화막 및 질화막 층이 액티브의 모서리, 즉, 액티브와 필드의 경계에도 남게되는데 이를 후속 고전압 습식각 후에도 남기게 되면 액티브의 모서리에서의 산화막의 두께를 증가 시키는 효과가 있다.
또한, 본 발명은 동일한 두께의 산화막과 질화막을 비교시 Cox가 Cnit의 3배 정도이므로 Vt는 질화막층이 3배 정도 높은 효과를 가져올 수 있으며, 이는 Vt의 증가로 인하여 험프가 사라지는 효과를 얻을 수 있다.
따라서, 본 발명은 트랜지스터의 폭 감소에 따라 Vt가 감소하는 현상으로 인한 소자의 비정상적 동작으로 인한 수율 저하와 생산력 감소를 방지할 수 있는 효과도 있다.
Claims (8)
- 실리콘 기판에 제 1실리콘 질화막층을 형성하는 단계와,상기 제 1실리콘 질화막층을 소정의 형상으로 패터닝하는 단계와,상기 패터닝된 제 1실리콘 질화막층 상에 제 2실리콘 질화막을 형성하는 단계와,상기 제 2실리콘 질화막을 식각한 후, 상기 실리콘 기판 내에 다수의 STI를 형성하는 단계와,상기 실리콘 기판의 셀 영역에 터널 산화막, 부유 게이트 및 폴리 산화막을 순차적으로 형성하는 단계와,상기 형성된 폴리 산화막, 부유 게이트 및 터널 산화막의 측벽에 산화막-질화막 층을 형성하는 단계와,상기 실리콘 기판 상에 고전압 게이트용 산화막을 형성하는 단계를포함하는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 1항에 있어서, 상기 제 1실리콘 질화막 층이 역삼각형의 모양을 가지므로, 이를 개선하기 위해 상기 제 2실리콘 질화막 층을 증착한 다음, 에치-백(etch-back) 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 2항에 있어서, 상기 식각된 제 1실리콘 질화막 층의 경사면이 90° 또는 그 이상인 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 1항에 있어서, 상기 형성된 폴리 산화막, 부유 게이트 및 터널 산화막의 측벽에 산화막-질화막 층을 형성하는 단계에서, 상기 측벽에 형성된 산화막-질화막 층은 플로팅 게이트와 컨트롤 게이트와의 절연 및 결합비를 증가시키기 위한 것임을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 1항에 있어서, 상기 형성된 폴리 산화막, 부유 게이트 및 터널 산화막의 측벽에 산화막-질화막 층을 형성하는 단계는 측벽에 형성된 산화막-질화막 층을 식각하는 단계를 포함하는데 이때 액티브와 필드의 경계에 남겨지게 되는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 5항에 있어서, 남겨진 산화막-질화막 층이 후속하는 고전압 습식각을 진행하여도 제거되지 않는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 1항에 있어서, 논리 게이트 산화막을 형성하는 공정을 진행한 다음, 컨트롤 게이트 폴리를 증착한 후, 포토와 식각 공정으로 셀 영역의 컨트롤 게이트와 고전압 트랜지스터, 논리 트랜지스터 및 입출력 트랜지스터 영역을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
- 제 1항에 있어서, 상기 포토와 식각 공정으로 셀 영역의 컨트롤 게이트와 고전압 트랜지스터, 논리 트랜지스터 및 입출력 트랜지스터 영역을 패터닝하는 단계에서 액티브와 필드의 경계에 상기 산화막-질화막 층이 남겨져 있는 것을 특징으로 하는 이이피롬에서의 험프 발생 제어 방법.
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