KR100590391B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴(SA-STI scheme)을 적용하는 플래쉬 메모리 소자에서, 하부는 불순물 농도가 높게 상부는 불순물 농도가 낮게되도록 플로팅 게이트용 제 1 폴리실리콘층을 형성하므로, 소자 격리 식각 공정으로 포지티브 슬로프 프로파일을 갖는 제 1 폴리실리콘층이 월 산화공정시 불순물 농도가 높을수록 산화속도가 빠른 특성으로 인해 버티컬 프로파일 또는 네거티브 슬로프 프로파일 되어 게이트 산화막 손상 없이 게이트 식각 공정시 유발되는 게이트 브릿지 현상을 방지할 수 있다.
플래쉬 메모리, 브릿지 현상, SA-STI, 폴리 스트링거

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12A: 셀/저전압 게이트 산화막
12B: 고전압 게이트 산화막 13: 제 1 폴리실리콘층
13H: 고농도 불순물 도핑층 13L: 저농도 불순물 도핑층
14: 버퍼 산화막 15: 질화막
16: 트렌치 17: 월 산화막
18: 소자 격리막 19: 제 2 폴리실리콘층
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 셀프 얼라 인 쉘로우 트렌치 아이소레이션(Self Align Shallow Trench Isolation; SA-STI) 스킴(scheme)을 적용하는 플래쉬 메모리 소자에서, 게이트 산화막의 손상(damage)없이 게이트 식각 공정 시 유발되는 폴리 스트링거(poly stringer)로 인한 게이트 브릿지(bridge) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리는 소자의 특성상 셀을 구동시키기 위한 고전압 트랜지스터와 저전압 트랜지스터가 구비된다. SA-STI 스킴을 적용하는 플래시 메모리 소자의 일반적인 제조 공정 순서는 스크린(screen) 산화막 형성 공정, 웰/문턱전압 이온주입 공정, 듀얼 게이트 산화막 형성 공정(셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역 각각에 형성함), 소자 격리(ISO) 공정 및 게이트 형성 공정 순으로 진행한다.
게이트 산화막 형성으로부터 셀 영역의 플로팅 게이트 형성 전까지의 공정 단계를 보다 구체적으로 설명하면 다음과 같다.
셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역이 정의된(define) 반도체 기판이 제공되고, 게이트 산화막 형성 공정을 통해 고전압 트랜지스터 영역의 반도체 기판 상에 고전압 게이트 산화막을 약 350 Å의 두께로 형성하고, 저전압 트랜지스터 영역 및 셀 영역의 반도체 기판 상에 저전압 게이트 산화막 및 셀 게이트 산화막을 각각 약 80 Å의 두께로 얇게 형성한다. 이러한 게이트 산화막들 상에 불순물이 도핑된 플로팅 게이트용 제 1 폴리실리콘층 및 소자 격리(ISO)용 질화막을 형성한다. 소자 격리 식각 공정을 통해 질화막, 제 1 폴리실리콘층 게이트 산화막 및 반도체 기판을 순차적으로 식각하여 다수의 소자 격리용 트렌치를 형성한다. 산화물을 증착하여 트렌치들이 충분히 매립되도록 하고, 화학적 기계적 연마(CMP) 공정으로 다수의 소자 격리막을 형성한다. 화학적 기계적 연마(CMP) 공정 후에 잔존하는 질화막을 제거하고, 이로 인하여 소자 격리막 사이에 제 1 폴리실리콘층이 노출된다. 자연 산화막 등을 제거하기 위한 세정 공정을 실시한 후 불순물이 도핑된 플로팅 게이트용 제 2 폴리실리콘층을 형성하고, 플로팅 게이트용 마스크를 이용한 식각 공정으로 셀 영역에 플로팅 게이트를 형성한다.
소자 격리 식각 공정으로 패터닝되는 제 1 폴리실리콘층의 식각 프로파일(etch profile)은 후속 게이트 식각 공정시 영향을 미친다. 즉, 제 1 폴리실리콘층이 포지티브 슬로프 프로파일(positive slope profile)을 갖는 경우 후속 게이트 식각 공정 시 소자 분리막 아래에 숨어있는 제 1 폴리실리콘층은 식각되지 않고 폴리 스트링거(poly stringer)을 남기고 심할 경우 폴리 스트링거로 인하여 게이트간 단락(short)되는 게이트 브릿지(bridge) 현상을 유발시킨다. 게이트 브릿지 현상을 방지하기 위하여 제 1 폴리실리콘층이 네거티브 슬로프 프로파일(negative slope profile)을 갖도록 소자 격리 식각 공정을 실시하여야 하는데, 이럴 경우 과도 식각을 과도하게 진행하여 언더 컷(under cut)을 형성해야 한다. 이러한 공정으로 네거티브 슬로프 프로파일을 갖는 제 1 폴리실리콘층은 얻을 수 있으나 게이트 산화막이 심각하게 손상(damage)을 당하여 소자의 신뢰성을 저하시키게 된다.
게이트 산화막의 손상을 최소화하면서 제 1 폴리실리콘층의 식각 프로파일이 포지티브 슬라이트리 슬로프 프로파일(positive slightly slope profile) 또는 거의 버티컬 프로파일(vertical profile)을 갖도록 소자 격리 식각 공정을 수행하고 있다. 그런데, 소자 격리 식각 공정 후에 월 라이트 식각 및 월 산화공정(wall light etch & wall oxidation process)을 거치면서 제 1 폴리실리콘층은 포지티브 슬로프 프로파일화 되어가고, 게이트 식각 공정 직전에는 포지티브 슬로프 프로파일이 심하게 발생된다. 즉, 소자 격리 식각 공정 직후의 제 1 폴리실리콘층의 프로파일은 게이트 식각 공정 전까지의 공정 단계들을 거치면서 프로파일이 변형되어 심한 포지티브 슬로프 프로파일을 갖게된다. 이로 인하여, 게이트 산화막의 손상(damage)을 방지하는 것과 게이트 식각 공정 시 유발되는 폴리 스트링거(poly stringer)로 인한 게이트 브릿지(bridge) 현상을 방지하는 두 가지 문제를 동시에 해결하기는 어렵다.
따라서, 본 발명은 게이트 산화막의 손상 없이 게이트 식각 공정 시 유발되는 폴리 스트링거로 인한 게이트 브릿지 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 게이트 산화막 상에 제 1 불순물 도핑층을 형성하는 단계; 제 1 불순물 도핑층 상에 제 1 불순물 도핑층의 도판트 농도보다 낮은 농도의 제 2 불순물 도핑층을 형성하여, 제 1 및 제 2 도핑층으로 된 플로팅 게이트용 제 1 폴리실리콘층이 형성되는 단계; 제 1 폴리실리콘층 상에 질화막을 형성한 후, 소자 격리 식각 공정을 실시하여 소자 격리용 트렌치를 형성하는 단계; 월 산화공정을 실시하여 제 1 폴리실리콘층의 식각면을 포함한 트렌치의 표면에 월 산화막을 형성하는 단계; 월 산화막이 형성된 트렌치 내에 소자 격리막을 형성하는 단계; 질화막을 제거하는 단계; 및 소자 격리막을 포함한 제 1 폴리실리콘층 상에 플로팅 게이트용 제 2 폴리실리콘층을 형성하는 단계를 포함한다.
상기에서, 제 1 불순물 도핑층은 제 2 불순물 도핑층보다 도판트 농도가 4 내지 20배 높게 형성하는데, 제 1 불순물 도핑층은 1.0E20 내지 9.0E20 ions/㎠의 도핑 농도로 형성하고, 제 2 불순물 도핑층은 1.0E19 ions/㎠ 이하의 도핑 농도로 형성한다.
제 1 폴리실리콘층은 하부에서 상부로 갈수록 농도가 완만하게 감소하는 농도 분포를 갖는다.
질화막은 550 ℃이하의 온도에서 진행하는 저온 플라즈마 증가 방식으로 형성한다.
소자 격리 식각 공정에 의해 패터닝되는 제 1 폴리실리콘층의 식각 프로파일은 포지티브 슬로프 프로파일이나 포지티브 슬라이트리 슬로프 프로파일이다.
월 산화공정 동안 제 1 폴리실리콘층의 하부가 상부보다 산화 속도가 빨라 제 1 폴리실리콘층의 식각 프로파일이 버티컬 프로파일이나 네거티브 슬로프 프로파일로 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1e는 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하며, 셀/저전압 트랜지스터 영역(CELL/LV) 및 고전압 트랜지스 터 영역(HV)으로 정의된(define) 반도체 기판(11)이 제공된다. 셀/저전압 트랜지스터 영역(CELL/LV)의 반도체 기판(11) 상에는 셀/저전압 게이트 산화막(12A)을 얇은 두께로 형성하고, 고전압 트랜지스터 영역(HV)의 반도체 기판(11) 상에는 고전압 게이트 산화막(12B)을 두껍게 형성한다. 적어도 2단계의 증착 공정을 통해 하부는 고농도 불순물 도핑층(heavy doping layer; 13H)으로 되고, 상부는 저농도 불순물 도핑층(light doping layer; 13L)으로 된 플로팅 게이트용 제 1 폴리실리콘층(13)을 게이트 산화막들(12A 및 12B) 상에 형성한다. 제 1 폴리실리콘층(13) 상에 버퍼 산화막(14) 및 소자 격리용 질화막(15)을 순차적으로 형성한다. SA-STI 식각 공정으로 질화막(15), 버퍼 산화막(14), 제 1 폴리실리콘층(13), 게이트 산화막(12A 또는 12B) 및 반도체 기판(11)을 식각하여 셀/저전압 트랜지스터 영역(CELL/LV) 및 고전압 트랜지스터 영역(HV)의 반도체 기판(11)에 다수의 소자 격리용 트렌치(16)를 형성한다.
상기에서, 고전압 게이트 산화막(12B)은 300 내지 500 Å의 두께로 형성하고, 셀/저전압 게이트 산화막(12A)은 약 100 Å 이하의 두께로 형성한다. 제 1 폴리실리콘층(13)은 200 내지 800 Å의 두께로 형성한다. 버퍼 산화막(14)은 TEOS(Tetra Ethylene Ortho Silicate)막질을 사용하여 50 내지 150 Å의 두께로 형성한다. 질화막(15)은 800 내지 1200 Å의 두께로 형성한다.
제 1 폴리실리콘층(13)은 증착 공정시 하부층인 고농도 불순물 도핑층(13H)의 농도가 상부층인 저농도 불순물 도핑층(13L)보다 4 내지 20배 높도록 설정하여 실시하고, 이러한 농도 분포는 상부층인 저농도 불순물 도핑층(13L)의 증착 공정시 증착 온도에 의해 하부층인 고농도 불순물 도핑층(13H)의 도판트(dopant)가 저농도 불순물 도핑층(13L)으로 확산되어져 결국 아래에서 위쪽으로 갈수록 농도가 완만하게 감소하는 농도 분포를 이루게 된다. 제 1 폴리실리콘층(13)의 증착 두께가 200 내지 800 Å일 경우, 고농도 불순물 도핑층(13H)은 100 내지 400 Å의 두께로 증착하고, 저농도 불순물 도핑층(13L)은 100 내지 400 Å의 두께로 증착한다. 고농도 불순물 도핑층(13H) 및 저농도 불순물 도핑층(13L)은 500 내지 550 ℃의 증착 온도에서 SiH4 가스와 같은 실리콘 소오스 가스와 PH3와 같은 불순물 소오스 가스를 사용하되 이들 가스의 양을 조절하여 고농도 불순물 도핑층(13H)은 1.0E20 내지 9.0E20 ions/㎠의 도핑 농도로 형성되도록 하고, 저농도 불순물 도핑층(13L)은 1.0E19 ions/㎠ 이하의 도핑 농도로 형성되도록 한다.
한편, 제 1 폴리실리콘층(13)이 완만하게 감소하는 농도 분포를 유지시키기 위하여, 버퍼 산화막(14)은 저온 산화물(Low Temperature Oxide)인 TEOS로 형성하며, 질화막(15)은 550 ℃이하의 온도에서 진행하는 저온 플라즈마 증가(Low Temperature Plasma Enhanced)방식으로 형성하는 것이 바람직하다.
SA-STI 식각 공정은 게이트 산화막들(12A 및 12B)이 식각 손상을 당하지 않을 정도의 과도 식각(over etch) 타겟을 설정하여 실시하며, 이로 인하여 제 1 폴리실리콘층(13)의 식각 프로파일은 포지티브 슬로프 프로파일(positive slope profile)이나 포지티브 슬라이트리 슬로프 프로파일(positive slightly slope profile)로 된다.
도 1b를 참조하면, 월 라이트 식각 처리 및 월 산화공정(wall light etch treatment & wall oxidation process)을 실시하여 제 1 폴리실리콘층(13)의 식각면을 포함한 트렌치(16)의 표면에 월 산화막(wall oxide film; 17)을 형성한다.
상기에서 월 산화공정은 700 내지 900 ℃의 온도와 산소 분위기에서 건식 산화 방식으로 실시하고, 공정이 진행되는 동안 제 1 폴리실리콘층(13)에서 도판트 농도가 높은 하부에서 산화 속도가 빨리 진행되고 상부로 갈수록 도판트 농도가 감소하기 때문에 산화 속도 역시 점차 늦어지며, 결국 상부와 하부의 산화 차이로 인해 제 1 폴리실리콘층(13)의 식각 프로파일은 포지티브 슬로프 프로파일(positive slope profile)이나 포지티브 슬라이트리 슬로프 프로파일(positive slightly slope profile)에서 버티컬 프로파일(vertical profile)이나 네거티브 슬로프 프로파일(negative slope profile)로 된다.
도 1c를 참조하면, 월 산화막(17)이 형성된 소자 격리용 트렌치들(16)을 포함한 전체 구조상에 소자 격리용 산화물 형성하여 트렌치들(16)을 충분히 채우고, 화학적 기계적 연마(CMP) 공정을 실시하여 질화막(15)이 일정 두께로 연마되도록 하여 트렌치들(16) 내에 소자 격리막(18)을 형성한다.
도 1d를 참조하면, HF 용액이나 BOE(Buffered Oxide Etchant) 용액으로 질화막(15)의 표면에 생성된 자연 산화막이나 금속 오염물을 제거하는 등 표면 전처리한 후, H3PO4 용액을 사용한 질화물 제거 공정으로 잔류된 질화막(15)을 완전히 제거(strip)하고, 이로 인하여 버퍼 산화막(14)이 노출된다. 여기서 버퍼 산화막(14) 은 질화막(15) 제거 공정시 하부층인 제 1 폴리실리콘층(13)을 보호하는 역할을 한다.
도 1e를 참조하면, 노출된 버퍼 산화층(14)을 산화물 제거 공정으로 완전히 제거하고, 이로 인하여 소자 격리막(18) 사이의 제 1 폴리실리콘층(13)이 노출된다. 소자 격리막(18) 및 제 1 폴리실리콘층(13)을 포함한 전체 구조 상부에 불순물이 도핑된 플로팅 게이트용 제 2 폴리실리콘층(19)을 형성한다. 이후, 도시하지는 않았지만, 이후 플로팅 게이트용 마스크를 사용한 식각 공정, 유전체막 형성 공정, 컨트롤 게이트용 도전층 형성 공정 및 컨트롤 게이트용 마스크를 사용한 식각 공정을 실시하여 각 영역에 게이트들을 형성한다.
상술한 바와 같이, 본 발명은 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 플래쉬 메모리 소자에서, 소자 격리 식각 공정을 게이트 산화막이 식각 손상(damage)을 당하지 않을 정도로 실시하고, 이로 인하여 발생되는 플로팅 게이트용 제 1 폴리실리콘층의 포지티브 슬로프 프로파일을 농도 분포에 따른 산화 속도 차이를 이용하여 버티컬 프로파일 또는 네거티브 슬로프 프로파일 만들어 게이트 식각 공정시 유발되는 게이트 브릿지 현상을 방지하므로, 게이트 산화막의 막질 저하를 방지할 수 있을 뿐만 아니라 게이트 식각시 유발되는 폴리 스트링거(poly stringer)로 인한 게이트 브릿지(bridge) 현상을 동시에 방지할 수 있어, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 제 1 불순물 도핑층을 형성하는 단계;
    상기 제 1 불순물 도핑층 상에 상기 제 1 불순물 도핑층의 도판트 농도보다 낮은 농도의 제 2 불순물 도핑층을 형성하여, 상기 제 1 및 제 2 도핑층으로 된 플로팅 게이트용 제 1 폴리실리콘층이 형성되는 단계;
    상기 제 1 폴리실리콘층 상에 질화막을 형성한 후, 소자 격리 식각 공정을 실시하여 소자 격리용 트렌치를 형성하는 단계;
    월 산화공정을 실시하여 상기 제 1 폴리실리콘층의 식각면을 포함한 상기 트렌치의 표면에 월 산화막을 형성하는 단계;
    상기 월 산화막이 형성된 상기 트렌치 내에 소자 격리막을 형성하는 단계;
    상기 질화막을 제거하는 단계; 및
    상기 소자 격리막을 포함한 상기 제 1 폴리실리콘층 상에 플로팅 게이트용 제 2 폴리실리콘층을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 불순물 도핑층은 상기 제 2 불순물 도핑층보다 도판트 농도가 4 내지 20배 높게 형성하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 불순물 도핑층은 1.0E20 내지 9.0E20 ions/㎠의 도핑 농도로 형성하고, 상기 제 2 불순물 도핑층은 1.0E19 ions/㎠ 이하의 도핑 농도로 형성하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층은 하부에서 상부로 갈수록 농도가 완만하게 감소하는 농도 분포를 갖는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화막은 550 ℃이하의 온도에서 진행하는 저온 플라즈마 증가 방식으로 형성하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자 격리 식각 공정에 의해 패터닝되는 상기 제 1 폴리실리콘층의 식 각 프로파일은 포지티브 슬로프 프로파일이나 포지티브 슬라이트리 슬로프 프로파일인 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 월 산화공정 동안 상기 제 1 폴리실리콘층의 하부가 상부보다 산화 속도가 빨라 상기 제 1 폴리실리콘층의 식각 프로파일이 버티컬 프로파일이나 네거티브 슬로프 프로파일로 되는 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 질화막을 형성하는 단계 전에 상기 제 1 폴리실리콘층 상에 버퍼 산화막을 형성하는 단계와 상기 제 2 폴리실리콘층 형성 단계 전에 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 버퍼 산화막은 저온 산화물인 TEOS로 형성하는 플래쉬 메모리 소자의 제조 방법.
KR1020030089977A 2003-12-11 2003-12-11 플래쉬 메모리 소자의 제조 방법 KR100590391B1 (ko)

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* Cited by examiner, † Cited by third party
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