CN115312453A - 一种存储器的制造方法 - Google Patents
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Abstract
本发明公开了一种存储器的制造方法，属于半导体技术领域，该存储器的制造方法，包括：提供衬底，所述衬底上形成沟槽和具有字线层的堆叠结构；形成第二介电材料层于所述沟槽中及所述堆叠结构上，所述第二介电材料层将各个所述堆叠结构掩埋在内，并将相邻所述堆叠结构间的沟槽封闭为空气隙；对所述第二介电材料层的至少部分厚度注入用于降低介电常数K的离子；进行退火处理，以使得部分或全部的所述第二介电材料层转化为第三介电材料层。在形成空气隙之后，通过向第二介电材料层的预定深度注入碳离子和/或氟离子，以降低空气隙周围的介电常数，从而降低引入空气隙和缩减字线结构之间的距离所带来的复合寄生电容。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器的制造方法。
背景技术
介电材料是集成电路中必不可少的材料，其可以用于实现导线之间的绝缘隔离等，一般应用在集成电路中的介电材料的介电常数在3.8-4.5之间，例如氧化硅等。其中，为了降低集成电路的漏电流，降低导线之间的寄生电容，降低集成电路的发热问题，目前半导体行业内一般采用低K(介电常数)介电材料或者超低K介电材料，低K介电材料的介电常数一般在3-3.5左右，例如FSG(Fluorine-Doped Silicate Glass，掺氟的硅酸盐玻璃，K＝3.5)，AMAT(Applied Materials，应用材料公司)的BDI(Black DiamondⅠ，黑钻石Ⅰ，K＝3.0)，LAM(Lam Research Corporation，拉姆研究)的CDO(Carbon Doped Oxide，碳掺杂氧化物，K＝3.0)等材料，超低K薄膜材料(例如AMAT的BDII，BDIII等)的介电常数K在2.5左右。
虽然上述这些介电材料都能大幅度地降低集成电路中的寄生电容，但是相比这些介电材料，空气作为一种介电材料，其具有更低的介电常数，其K接近于1，因此在一些集成电路中，为了进一步降低寄生电容，就引入了Air gap(空气隙型介电层)结构。例如，在NAND闪存芯片中，在字线之间采用Air gap结构，可以降低因过渡缩减WL-WL(word line-wordline字线结构间)或者BL-BL(bit line-bit line位线结构间)的距离而增加的寄生电容。
然而，在NAND闪存芯片的电性测试中，发明人发现，虽然采用了Air gap工艺，但是WL-WL之间仍然存在较大的复合寄生电容，影响该复合寄生电容的因素有：一是空气隙的顶部和底部的介电材料层(例如低K介电材料)的厚度及其K值，二是空气隙侧壁的介电材料层(例如二氧化硅)的厚度及其K值。
发明内容
本发明的目的在于提供一种存储器的制造方法，以解决字线结构之间的复合寄生电容的问题。
为解决上述技术问题，本发明提供一种存储器的制造方法，包括以下步骤：
提供衬底，所述衬底上形成通过若干条沟槽间隔开的堆叠结构，所述堆叠结构包括字线层，相邻的所述堆叠结构的字线层通过所述沟槽间隔开；
形成第二介电材料层于所述沟槽中及所述堆叠结构上，所述第二介电材料层将各个所述堆叠结构掩埋在内，并将相邻所述堆叠结构间的沟槽封闭为空气隙；
对所述第二介电材料层的至少部分厚度注入用于降低介电常数K的离子；
进行退火处理，使注入的所述离子至少在所述第二介电材料层引起晶格重组，以使得部分或全部的所述第二介电材料层转化为第三介电材料层，且所述第三介电材料层的介电常数低于所述第二介电材料层。
优选的，所述第二介电材料层的材料包括高K介质、氧化硅、低K介质中的至少一种，所述高K介质的介电常数K高于氧化硅，所述低K介质的介电常数K低于氧化硅。
优选的，采用等离子体增强化学气相沉积工艺且采用包括SiH4的工艺气体，沉积形成所述第二介电材料层于所述沟槽中及所述堆叠结构上。
优选的，在所述衬底上形成所述沟槽和所述堆叠结构的步骤包括：在所述衬底上依次沉积浮栅介质层、浮栅层、栅间介质层、所述字线层以及字线保护层；依次刻蚀所述字线保护层、字线层、栅间介质层、浮栅层和浮栅介质层至所述衬底的顶面，以形成所述堆叠结构。
优选的，在形成所述第二介电材料层之前，形成所述堆叠结构之后，还包括：在所述堆叠结构的侧壁以及位于所述堆叠结构之间的所述衬底上形成第一介电材料层。
优选的，所述第二介电材料层还覆盖在所述第一介电材料层的内表面上及所述第一介电材料层暴露出的所述堆叠结构的侧壁上，且所述第二介电材料层在所述堆叠结构的顶面上的沉积速率大于所述第二介电材料层在所述沟槽的内表面上的沉积速率。
优选的，所述离子的注入深度使得所述第二介电材料层覆盖在所述沟槽的顶部上的部分，在所述退火处理后均被转化为所述第三介电材料层。
优选的，用于降低介电常数的所述离子包括碳离子和/或氟离子。
优选的，所述离子的注入深度还使得所述离子还被注入到位于所述沟槽中的所述第二介电材料层的至少部分厚度中，以使得位于所述沟槽中的所述第二介电材料层的至少部分在所述退火处理后被转化为所述第三介电材料层。
优选的，所述退火处理的工艺采用尖峰退火工艺，退火温度为900℃～1200℃，退火时长为210ms～250ms。
在本发明提供的存储器的制造方法，在形成空气隙之后，通过向第二介电材料层的预定深度注入碳离子或氟离子，以将位于堆叠结构顶部的部分或全部第二介电材料层的转化为具有较低介电常数的第三介电材料层，更进一步加深离子注入深度，还使得在沟槽中的第二介电材料层的至少部分在所述退火处理后被转化为具有较低介电常数的第三介电材料层，以降低第二介电材料层和第一介电材料层的介电常数，从而降低引入空气隙和缩减WL-WL(字线结构)之间的距离所带来的复合寄生电容。
附图说明
图1是现行技术下的空气隙结构的示意图；
图2是本发明提供的存储器的制造方法执行的流程图；
图3是本发明提供的衬底上形成的堆叠结构以及第一介电材料层后的结构示意图；
图4是本发明在提供的堆叠结构的顶部形成金属硅化物后的结构示意图；
图5是本发明在提供的堆叠结构的顶部形成第二介电材料层后的结构示意图；
图6～图9是本发明在退火处理后形成的第三介电材料层的四种实施例的结构示意图。
图中：
1、衬底；2、堆叠结构；21、浮栅层；22、栅间介质层；23、字线层；24、字线保护层；3、第一介电材料层；4、金属硅化物；5、第二介电材料层；6、空气隙；7、沟槽；8、第三介电材料层。
具体实施方式
以下结合附图和具体实施例对本发明提出的存储器的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
空气隙本身具有寄生电容，随着技术进步不断地缩减WL-WL(字线结构)之间的距离，如图1所示出的现行空气隙结构的示意图，箭头处为空气隙之间的宽度和字线结构之间距离，可以看出位于字线结构之间的空气隙的宽度与字线结构上的侧墙的厚度接近1:1，且空气介电常数接近1，难以进一步降低空气本身的介电常数，因此，亟需降低空气隙上方介电材料层和/或第一介电材料层的介电常数，以降低空气隙的复合寄生电容。
基此，在本发明的核心思想在于，通过向空气隙上方的第二介电材料层以及部分第一介电材料层中注入降低介电常数的离子，例如碳离子或氟离子或碳离子和氟离子的组合，从而达到降低空气隙的复合寄生电容的目的。
具体的，请参考图2～9，其为本发明实施例的示意图。
S1，提供衬底1，衬底1上形成通过若干条沟槽7相互间隔开的堆叠结构2，堆叠结构2包括字线层23，相邻堆叠结构2的字线层23通过沟槽7间隔开。
具体的，在衬底1上形成若干条沟槽7和堆叠结构2的步骤包括：在衬底1上依次沉积浮栅介质层(未标记)、浮栅层21、栅间介质层22、字线层23以及字线保护层24；依次刻蚀字线保护层24、字线层23、栅间介质层22、浮栅层21至衬底1的顶面，以形成具有沟槽7的堆叠结构2，该堆叠结构2中的浮栅层21为存储器的浮栅，字线层23为存储器的控制栅，即为存储器的字线(WL)。
在一种实施方式中，浮栅层21、字线层23为多晶硅层，而栅间介质层22为ONO层(氧化硅层-氮化硅层-氧化硅层)，字线保护层24为氮化硅。
S2，如图3所示，在堆叠结构2的侧壁以及位于堆叠结构2之间的衬底1上形成第一介电材料层3，其中，第一介电材料层3的材质为氧化硅。可选的，第一介电材料层3暴露出堆叠结构2的顶部，并从堆叠结构2的字线层23的侧壁，还向下延伸至覆盖到沟槽7底部暴露出的衬底1表面上，同时，第一介电材料层3将字线层23的侧壁全部覆盖且第一介电材料层3覆盖在字线层23侧壁的部分作为字线侧墙。在本发明的其它实施例中，第一介电材料层3也可以覆盖堆叠结构2的顶面以及沟槽7的内表面。
在一种实施方式中，在形成堆叠结构2之后且在形成第一介电材料层3之前，还去除字线层23顶面上的字线保护层24，并暴露出堆叠结构2的字线层23的顶面并保护其余器件表面，沉积金属并进行金属沉积后的高温退火处理，并去除未反应的金属，以在字线层23的顶面上形成金属硅化物4，如图4所示，例如为镍硅化物。
S3，如图5所示，形成第二介电材料层5于沟槽7中和堆叠结构2上，采用等离子体增强化学气相沉积工艺且采用包括SiH4的工艺气体，沉积形成第二介电材料层5于沟槽7中和堆叠结构2上，第二介电材料层5将各个堆叠结构2掩埋在内，利用相邻堆叠结构2间的沟槽7的深宽比较大的特点，使得沉积过程中沟槽7提早封口，并将相邻堆叠结构2间的沟槽7封闭为空气隙6。其中，第二介电材料层5的材料包括高K介质、氧化硅、低K介质中的至少一种，高K介质的介电常数K高于氧化硅，低K介质的介电常数K低于氧化硅。
在实际执行中，部分第二介电材料层5的材质还会落入堆叠结构2之间的沟槽7中，使第二介电材料层5还覆盖在第一介电材料层3的内表面及第一介电材料层3暴露出的所述堆叠结构2的侧壁上，且利用沟槽7的深宽比较大的特点，使得第二介电材料层5不易填充到沟槽7的内部，由此，第二介电材料层5在堆叠结构2的顶面上的沉积速率大于第二介电材料层5在沟槽7的内表面上的沉积速率，继而第二介电材料层5的沉积或使得沟槽7提前封口而形成空气隙6。其中，第二介电材料层5的材质可以与第一介电材料层3的材质相同，也可以不同。作为一种示例，第二介电材料层5的材质与第一介电材料层3的材质相同，均为氧化硅。
S4，对第二介电材料层5的至少部分厚度注入用于降低介电常数K且不含氢的离子，其中用于降低介电常数K的离子包括碳离子和/或氟离子。
在一种实施方式中，如图6，通过向第二介电材料层5垂直注入离子，离子的注入深度使得第二介电材料层5覆盖在沟槽7的顶部上的部分，或者说是第二介电材料层5覆盖在堆叠结构2的顶部上的部分(即第二介电材料层5位于空气隙6顶部的部分)，在经历后续步骤S5的退火处理后，能部分或全部被转化为介电常数K小于第二介电材料层5的第三介电材料层8，由此，至少能够降低覆盖在沟槽7顶部部分的介电材料层的介电常数K，即降低空气隙6顶部的介电材料层的K值，从而在一定程度上降低了字线间的复合寄生电容。
进一步地，如图7所示，离子的注入深度不仅使得离子能注入到空气隙6顶部的第二介电材料层5中，还使得离子能注入到沟槽7侧壁上的第二介电材料层5的部分或全部厚度中，在经历后续步骤S5的退火处理后，空气隙6的侧壁的第二介电材料层5能部分或全部被转化为第三介电材料层8，由此，不仅降低空气顶部的介电材料层的K值，还能降低空气隙6侧壁的介电材料层的K值，从而进一步降低了字线间的复合寄生电容。
更进一步地，如图8，离子注入的深度不仅使得离子能注入到空气隙6顶部和侧壁的第二介电材料层5中，还进一步使得离子穿过空气隙6侧壁上的第二介电材料层5而被注入到第二介电材料层5所覆盖的第一介电材料层3的至少部分厚度中，由此在经历后续步骤S5后，能使得第一介电材料层3被离子注入的部分在退火处理后也被转化为第三介电材料层8，进而降低堆叠结构2侧壁上的介电材料层的介电常数K，进一步降低空气隙6侧壁的介电材料层的K值，由此更进一步地降低字线间的复合寄生电容。
最佳地，如图9，离子不仅注入到空气隙6顶部、底部以及侧壁的全部厚度的第二介电材料层5中，而且还注入到第一介电材料层3的全部厚度中，由此使得空气隙6周围(包括顶部和侧壁上)的第一介电材料层3和第二介电材料层5均能够通过退火处理转化为第三介电材料层8，从而最大程度地降低字线间的复合寄生电容。
由于采用了离子注入的方式，在离子注入过程中不会引入氢元素，避免氧化硅中氢元素含量增加带来的负面效应，在堆叠结构2线宽小于或等于当前技术节点的情况下，或对于同样采用空气隙介电层技术的结构，注入离子降低寄生电容的方法仍能够实施。
S5，进行退火处理，使注入的离子至少在第二介电材料层5引起晶格重组，以使得部分或全部的第二介电材料层5转化为第三介电材料层8，且第三介电材料层8的介电常数低于第二介电材料层5。其中，退火处理的工艺采用尖峰退火工艺，退火温度为900℃～1200℃，退火时长为210ms～250ms。
正如步骤S4所述的离子注入深度，离子的注入深度使得第二介电材料层5覆盖在沟槽7的顶部上的至少部分，在退火处理后被转化为第三介电材料层8，更进一步的，离子的注入深度还使得离子还被注入到第一介电材料层3的至少部分厚度中，以使得第一介电材料层3的至少部分在退火处理后被转化为第三介电材料层8，降低空气隙6周围的介电材料的介电常数。
综上可见，在本发明实施例提供的存储器的制造方法中，在形成空气隙6之后，通过向覆盖在堆叠结构2顶部的第二介电材料层5的预定深度注入碳离子和/或氟离子，将覆盖在堆叠结构2顶部的至少部分第二介电材料层5转化为具有较低介电常数的第三介电材料层8，以及，将至少部分的第一介电材料层3同样转化为具有较低介电常数的第三介电材料层8，降低引入空气隙6和缩减WL-WL(字线结构)之间的距离带来的复合寄生电容。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种存储器的制造方法，其特征在于，包括以下步骤：
提供衬底，所述衬底上形成通过若干条沟槽间隔开的堆叠结构，所述堆叠结构包括字线层，相邻的所述堆叠结构的字线层通过所述沟槽间隔开；
形成第二介电材料层于所述沟槽中及所述堆叠结构上，所述第二介电材料层将各个所述堆叠结构掩埋在内，并将相邻所述堆叠结构间的沟槽封闭为空气隙；
对所述第二介电材料层的至少部分厚度注入用于降低介电常数K的离子；
进行退火处理，使注入的所述离子至少在所述第二介电材料层引起晶格重组，以使得部分或全部的所述第二介电材料层转化为第三介电材料层，且所述第三介电材料层的介电常数低于所述第二介电材料层。
2.如权利要求1所述的存储器的制造方法，其特征在于，所述第二介电材料层的材料包括高K介质、氧化硅、低K介质中的至少一种，所述高K介质的介电常数K高于氧化硅，所述低K介质的介电常数K低于氧化硅。
3.如权利要求2所述的存储器的制造方法，其特征在于，采用等离子体增强化学气相沉积工艺且采用包括SiH4的工艺气体，沉积形成所述第二介电材料层于所述沟槽中及所述堆叠结构上。
4.如权利要求1所述的存储器的制造方法，其特征在于，在所述衬底上形成所述沟槽和所述堆叠结构的步骤包括：在所述衬底上依次沉积浮栅介质层、浮栅层、栅间介质层、所述字线层以及字线保护层；依次刻蚀所述字线保护层、字线层、栅间介质层、浮栅层和浮栅介质层至所述衬底的顶面，以形成所述堆叠结构。
5.如权利要求1所述的存储器的制造方法，其特征在于，在形成所述第二介电材料层之前，形成所述堆叠结构之后，还包括：在所述堆叠结构的侧壁以及位于所述堆叠结构之间的所述衬底上形成第一介电材料层。
6.如权利要求1或5所述的存储器的制造方法，其特征在于，所述第二介电材料层还覆盖在所述第一介电材料层的内表面上及所述第一介电材料层暴露出的所述堆叠结构的侧壁上，且所述第二介电材料层在所述堆叠结构的顶面上的沉积速率大于所述第二介电材料层在所述沟槽的内表面上的沉积速率。
7.如权利要求1所述的存储器的制造方法，其特征在于，所述离子的注入深度使得所述第二介电材料层覆盖在所述堆叠结构的顶部上的部分，在所述退火处理后均被转化为所述第三介电材料层。
8.如权利要求1所述的存储器的制造方法，其特征在于，用于降低介电常数K的所述离子包括碳离子和/或氟离子。
9.如权利要求1所述的存储器的制造方法，其特征在于，所述离子的注入深度还使得所述离子还被注入到位于所述沟槽中的所述第二介电材料层的至少部分厚度中，以使得位于所述沟槽中的所述第二介电材料层的至少部分在所述退火处理后被转化为所述第三介电材料层。
10.如权利要求1所述的存储器的制造方法，其特征在于，所述退火处理的工艺采用尖峰退火工艺，退火温度为900℃～1200℃，退火时长为210ms～250ms。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202210963627.1A CN115312453A (zh) | 2022-08-11 | 2022-08-11 | 一种存储器的制造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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