KR20030053314A - 플래쉬 메모리 셀의 제조 방법 - Google Patents

플래쉬 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 트랜치를 매립하기 위한 트랜치 절연막 형성전후에 실시되는 월 희생 산화공정, 월 산화공정 및 트랜치 절연막 세정공정을 조절하여 원하는 스페이스만큼 트랜치 절연막을 식각함으로써 플로팅 게이트의 커플링비를 최대한 확보하면서 보다 작은 크기의 소자를 구현할 수 있는 플래쉬 메모리 셀의 제조 방법을 제시한다.

Description

플래쉬 메모리 셀의 제조방법{Method of manufacturing a flash memory cell}
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 커플링비를 증가시킬 수 있는 자기 정렬 플로팅 게이트(Self aligned floating gate) 형성 방법에 관한 것이다.
플래쉬 메모리 셀(Flash memory cell)은 소자 분리 공정으로 STI(Shallow Trench Isolation) 공정을 이용하여 구현하고 있는데, 마스크 패터닝(Mask patterning)을 이용한 플로팅 게이트의 아이솔레이션(Isolation) 공정시 마스크 임계치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 패일(Fail) 등의 문제가 발생하고 있다.
더욱이, 고집적화되는 설계 특성상 0.13㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래쉬 메모리 셀 제조 공정이 한층 더 어려워지고 있다. 또한, 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 시에 과소거(Over erase)등의 문제가 발생함으로써 소자 특성에 나쁜 영향을 미치고 있으며, 마스크 공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 트랜치를 매립하기 위한 트랜치 절연막 형성전후에 실시되는 월 희생 산화공정, 월 산화공정 및 트랜치 절연막 세정공정을 조절하여 원하는 스페이스만큼 트랜치 절연막을 식각함으로써 플로팅 게이트의 커플링비를 최대한 확보하면서 보다 작은 크기의 소자를 구현할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 목적이 있다.
도 1a 내지 도 1l는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 트랜치
18 : 희생 산화막 20 : 월 산화막
22 : 라이너 산화막 24 : 트랜치 절연막
26 : 스크린 산화막 28 : 터널 산화막
30 : 제 1 폴리실리콘층 32 : 플로팅 게이트
34 : 유전체막 36 : 제 2 폴리실리콘층
38 : 금속층 40 : 반사 방지막
본 발명은 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 전체 구조 상부에 트랜치 절연막을 형성한 후 제 1 평탄화 공정을 실시하여 상기 트랜치 절연막을 고립시키는 단계; 상기 패드 질화막을 제거하여 상기 트랜치 절연막의 소정 부위를 돌출시키는 단계; 상기 트랜치 절연막의 돌출부를 소정 폭으로 식각하기 위한 식각공정을 실시하는 단계; 전체 구조 상부에 제 1 폴리실리콘층을 형성한 후 제 2 평탄화 공정을 실시하여 플로팅 게이트를 형성하는 단계; 및 전체 구조 상부에 유전체막 및 제 2 폴리실리콘층을 형성한 후 식각 공정을 실시하여 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1a 내지 도 1l는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(12) 및 패드 질화막(14)이 순차적으로 형성된다.
이 때, 패드 산화막(12)은 상기 반도체 기판(10) 상부 표면의 결정결함을 억제하거나, 표면처리 또는 후속 공정에 의해 형성되는 패드 질화막(14)의 스트레스(Stress)를 완화하기 위해 700 내지 950℃의 온도에서 건식 또는 습식 산화방식을 실시함으로써 70 내지 200Å의 두께로 형성된다. 패드 질화막(16)은 LP-CVD 방법으로 2000 내지 3500Å의 두께로 비교적 두껍게 형성된다.
도 1b를 참조하면, 아이솔레이션(ISO) 마스크를 이용한 STI 공정을 실시하여 상기 패드 질화막(14) 및 패드 산화막(12)을 포함한 반도체 기판(10)의 소정 부위를 식각함으로써 반도체 기판(10)의 소정 부위가 움푹 패이도록 트랜치(16)가 형성된다. 이로써, 반도체 기판(10)은 트랜치(16)에 의해 활성영역과 비활성영역(즉, 트랜치가 형성된 영역)으로 분리되며, 활성영역은 도시된 바와 같이 'W1'의 크기의 임계치수(CD)를 갖는다.
이때, 트랜치(16)의 내부 경사면은 60 내지 85°정도의 경사각(α)을 가지며, 패드 질화막(14)은 후속 공정에 의해 형성되는 플로팅 게이트용 제 1 폴리실리콘층의 경사와 후속 식각공정시 식각 마진을 고려하여 거의 수직한프로파일(Profile)을 갖도록 형성된다.
도 1c를 참조하면, 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 산화방식으로 실시하여 트랜치(16) 내부면의 실리콘을 산화시킴으로써 희생 산화막(18)이 형성된다.
이 때, 월 희생 산화공정은 트랜치(16) 내부면의 식각 손상을 보상하고, 최상부의 모서리 부위(즉, 패드 산화막과 접촉되는 부위)에 라운딩을 형성하며, 후속 공정에 형성되는 트랜치 절연막(즉, 필드 산화막)과 플로팅 게이트 간의 중첩을 최대로 확보하기 위해 700 내지 1000℃의 온도에서 건식 또는 습식 산화방식으로 실시되되, 산화시간(Oxidation time)을 조절하여 최적화된 희생 산화막(18)의 두께가 확보되도록 실시된다.
즉, 트랜치 절연막과 플로팅 게이트 간의 중첩을 최대로 확보하기 위해서는 최소한 희생 산화막(18)의 두께가 150 내지 300Å로 형성되어야 하는데, 이를 위해 증착타겟을 150Å 내지 300Å의 두께로 설정하여 월 희생 산화공정을 실시한다. 이로써, 희생 산화막(18)은 150 내지 300Å의 두께로 형성되며, 활성영역은 'W2'(W2<W1)의 임계치수(CD)를 갖는다.
한편, 트랜치 절연막과 플로팅 게이트 간의 중첩을 고려하지 않을 경우에는 월 희생 산화공정의 증착타겟을 조절하여 희생 산화막(18)이 70 내지 150Å의 두께로 형성되도록 한다.
도 1d를 참조하면, 희생 산화막(18) 두께를 타겟으로 한 세정공정을 실시하여 희생 산화막(18)을 제거한 후 월 산화공정을 실시함으로써 월 산화막(20)이 형성된다.
이 때, 월 산화공정은 트랜치(16) 내부면의 손상을 보상하고, 트랜치 절연막과 플로팅 게이트 간의 중첩을 40 내지 70%(즉, 300 내지 700Å)로 확보하기 위해 증착타겟을 300 내지 600Å으로 하여 800 내지 1000℃의 온도에서 습식 산화방식으로 실시된다. 이로써, 월 산화막(20)은 300 내지 600Å의 두께로 형성되며, 활성영역은 'W3'(W3<W2)의 임계치수(CD)를 갖는다.
한편, 희생 산화막(18)을 제거하기 위한 세정 공정은 트랜치 절연막과 플로팅 게이트 간의 중첩을 고려하여 실시하되, 일반적으로 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시된다. 또한, 트랜치 절연막과 플로팅 게이트 간의 중첩을 고려하지 않을 경우에는 월 산화공정의 증착타겟을 조절하여 월 산화막(20)이 100 내지 200Å의 두께로 형성되도록 한다.
도 1e를 참조하면, 전체 구조 상부에 DCS(SiH2Cl2)을 기본으로 하는 HTO(High Temperature Oxide)를 얇게 증착한 후 고온에서 치밀화 공정을 실시함으로써 50 내지 500Å의 두께로 라이너(Liner) 산화막(22)이 형성된다.
이 때, 치밀화 공정은 N2분위기에서 900 내지 1100℃ 고온으로 20 내지 30분 동안 실시된다. 이로써, 라이너 산화막(22)의 조직이 치밀해져 식각 저항성이 증가함에 따라 STI 공정시 발생하는 모트의 형성을 억제함과 아울러 누설전류(Leakage current)를 방지할 수 있다. 여기서, 라이너 산화막(22)을 치밀화하기 위한 치밀화 공정은 후속 트랜치 절연막 형성후에 이루어질 수 도 있다.
도 1f를 참조하면, 전체 구조 상부에 트랜치(16)를 매립하도록 HDP(High Density Plasma) 산화막을 이용한 증착공정을 실시함으로써 4000 내지 10000Å의 두께로 트랜치 절연막(24)이 형성된다. 이 때, 트랜치 절연막(24)을 증착하기 위한 증착공정은 트랜치(16) 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정으로 실시된다.
도 1g를 참조하면, 전체 구조 상부에 패드 질화막(14)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 트랜치 절연막(24)을 연마함으로써 패드 질화막(14)을 경계로 트랜치 절연막(24)이 고립된다. 이 때, 평탄화 공정(CMP)은 패드 질화막(14)이 너무 과도하게 식각되지 않도록 실시된다.
이어서, 패드 질화막(14)의 상부 표면에 잔재하는 HDP 산화막을 제거하기 위해 세정공정을 실시하는데, 이 세정공정시 트랜치 절연막(24)이 과도하게 식각되지 않도록 공정을 조절하여 트랜치 절연막(24)의 높이(Height) 감소를 최소화한다.
도 1h를 참조하면, 전체 구조 상부에 패드 산화막(12)을 식각 베리어층으로 H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립공정을 실시하여 패드 질화막(14)을 제거함으로써 상부 구조가 돌출 형태를 갖는 트랜치 절연막(24)이 형성된다. 이 때, 트랜치 절연막(24)의 높이(H)는 활성영역으로부터 1500 내지 3000Å가 되도록스트립공정을 실시한다.
도 1i를 참조하면, 전체 구조 상부에 반도체 기판(10)을 식각 베리어층으로 HF 딥 아웃을 이용한 세정공정을 실시함으로써 패드 산화막(12)이 제거되는 동시에 트랜치 절연막(24)의 돌출부가 니플(Nipple) 형태의 소정 폭으로 식각된다. 이 때, 세정공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
또한, 세정공정은 딥 타임(Dip time), 즉 습식 타임(Wet time)을 조절하여 실시하는데, 여기서는 패드 산화막(12)의 증착 두께를 식각타겟으로 설정하여 실시한다. 이로써, 세정공정시 트랜치 절연막(24)을 원하는 두께만큼 식각할 수 있어 트랜치 절연막(24)에 발생하는 모트를 억제하는 동시에 후속 공정에 의해 형성되는 플로팅 게이트의 스페이싱(Spacing)을 최소화할 수 있다. 즉, 월 산화공정에 의해 형성된 월 산화막(20)과 고온 치밀화 공정에 의해 치밀화된 라이너 산화막(22)은 세정용액인 HF에 대한 식각율(Etch rate)이 트랜치 절연막(24)보다 낮기 때문에 트랜치 절연막(24)에 발생하는 모트를 억제하면서 트랜치 절연막(24)을 원하는 두께만큼 식각할 수 있다.
한편, 희생 산화막(18) 및 월 산화막(20)을 형성하기 위한 전 공정에서 플로팅 게이트와 트랜치 절연막(24)의 중첩영역을 고려하여 공정을 실시한 경우에는 플로팅 게이트와 트랜치 절연막(24)의 중첩영역의 크기를 100 내지 300Å(또는 20 내지 30%)로 설정하여 세정공정을 실시하고, 희생 산화막(18) 및 월 산화막(20)에서 플로팅 게이트와 트랜치 절연막(24)의 중첩영역을 고려하지 않고 공정을 실시한 경우에는 플로팅 게이트와 트랜치 절연막(24)의 중첩영역의 크기를 400 내지 600Å로 설정하여 세정공정을 실시한다.
다시 말하면, 플로팅 게이트의 커플링비는 월 희생 산화공정, 월 산화공정 및 트랜치 절연막(24)을 소정 폭으로 식각하기 위한 세정공정을 조절하여 조절할 수 있는데, 본 발명에서는 월 희생 산화공정 및 월 산화공정에서 1차로 플로팅 게이트의 커플링비를 조절한 후 트랜치 절연막(24) 세정공정에서 2차로 조절하거나, 월 희생 산화공정 및 월 산화공정은 일반적인 공정으로 실시한 후 트랜치 절연막(24)을 식각하기 위한 세정공정에서 플로팅 게이트의 커플링비를 조절하는 방법을 택하고 있다. 즉, 월 희생 산화공정 및 월 산화공정에서는 산화시간을 조절하여 활성영역의 임계치수(CD)를 소정 폭으로 감소시키고, 트랜치 절연막(24) 세정공정시에는 딥 타임을 조절하여 트랜치 절연막(24)의 니플의 크기를 조절한다.
이어서, 웰 이온 주입 공정 및 문턱전압(VT) 이온 주입 공정을 위해 활성 영역 상에 문턱전압 스크린 산화공정(VT screen oxidation)을 실시하여 스크린 산화막(26)을 형성한 후 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시함으로써 반도체 기판(10)의 활성 영역에 웰 영역 및 불순물 영역(도시하지 않음)이 형성된다. 이 때, 문턱전압 스크린 산화공정은 750 내지 900℃의 온도에서 습식 또는 건식 산화방식으로 실시됨에 따라 스크린 산화막(26)은 30 내지 100Å의 두께로 형성된다.
도 1j를 참조하면, 세정공정을 실시하여 스크린 산화막(26)을 제거한 후 스크린 산화막(26)이 제거된 부위에 터널 산화막(28)이 형성된다. 이때, 터널 산화막(28)은 750 내지 800℃의 온도에서 습식 산화방식을 실시하여 증착한 후 반도체 기판(10)과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시함으로써 형성된다.
또한, 스크린 산화막(26)을 제거하기 위한 세정공정은 DHF 또는 BOE 용액과 SC-1을 이용하여 실시하되, 트랜치 절연막(24)의 니플의 크기가 0.05 내지 0.15㎛가 되도록 딥 타임을 조절하여 플로팅 게이트와 트랜치 절연막(24)의 중첩영역이 600 내지 800Å 또는 전공정(트랜치 절연막 세정공정)에 의한 중첩영역보다 100 내지 300Å 정도 증가되도록 실시된다.
한편, 스크린 산화막(26)을 제거하기 위한 세정공정과 별도로 세정공정을 실시하여 플로팅 게이트와 트랜치 절연막(24)의 중첩영역을 600 내지 1000Å으로 조절할 수도 있다.
이어서, 그레인 크기가 최소화되어 전계 집중을 방지하도록 전체 구조 상부에 SiH4또는 Si2H6와 PH3가스 분위기에서 580 내지 620℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건의 LP-CVD 방식으로 증착공정을 실시함으로써 플로팅 게이트용 제 1 폴리실리콘층(30)이 형성된다.
도 1k를 참조하면, 전체 구조 상부에 트랜치 절연막(24)의 니플을 식각 베리어층으로 평탄화 공정(CMP)을 실시하여 제 1 폴리실리콘층(30)을 연마함으로써 트랜치 절연막(24)의 돌출부를 경계로 제 1 폴리실리콘층(30)이 고립되어 플로팅 게이트(32)가 형성된다. 이때, 플로팅 게이트(32)는 700 내지 1200Å 정도로 균일하게 형성된다.
이어서, 세정공정을 실시하여 플로팅 게이트(32) 사이에 돌출되는 트랜치 절연막(24)의 니플을 원하는 타겟 만큼 식각한다. 이로써, 플로팅 게이트(32)의 표면적을 확보하여 커플링비를 충분히 크게 한다.
도 1l을 참조하면, 전체 구조 상부에 ONO(Oxide/Nitride/Oxide) 또는 ONON((Oxide/Nitride/Oxide/Nitride) 구조의 유전체막(34)이 형성된다. 이 때, ONO 구조의 경우 유전체막(34)의 하부와 상부를 형성하는 산화막(Oxide)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO를 이용하여 35 내지 80Å의 두께로 형성하되, 600 내지 700℃의 온도에서 로딩한 후 0.1 내지 3Torr의 낮은 압력하에서 810 내지 850℃의 정도로 온도를 상승시키는 LP-CVD 방식으로 형성한다. 또한, 유전체막(34)의 하부와 상부 사이에 형성되는 질화막(Nitride)은 반응가스로서 NH3와 DCS 가스를 이용하여 35 내지 80Å의 두께로 형성하되, 650 내지 800℃의 온도와 1 내지 3Torr의 낮은 압력하에서 LP-CVD 방식으로 형성한다.
이어서, 유전체막(34)의 질을 향상시키고 반도체 기판(10) 상부에 형성된 층들의 인터페이스(Interface)를 강화시키기 위해 열처리 공정이 실시된다. 이 때, 열처리 공정은 베어 실리콘 웨이퍼(Bare Si w/f), 즉 모니터링 웨이퍼(Monitoringwafer)를 기준으로 150 내지 300Å의 두께로 유전체막(34)이 산화되도록 습식 산화방식으로 실시된다. 여기서, 유전체막(34) 형성공정과 열처리 공정은 소자 특성에 부합되는 두께로 형성하되, 각 층 사이에 자연산화막 또는 불순물 오염을 예방하기 위해 공정간 거의 지연시간 없이 실시된다.
이어서, 전체 구조 상부에 제 2 폴리실리콘층(36), 금속층(38) 및 하드 마스크(40)을 순차적으로 형성한다. 이 때, 제 2 폴리실리콘층(36)은 LP-CVD 방식으로 증착된 실리콘층을 이용하여 700 내지 2000Å의 두께로 형성한다. 한편, 금속층(38)은 텅스텐을 이용하여 500 내지 1000Å의 두께로 형성된다.
상기에서 설명한 바와 같이 본 발명은 트랜치를 매립하기 위해 갭 필링되는 트랜치 절연막 형성전후에 실시되는 월 희생 산화공정, 월 산화공정 및 트랜치 절연막 세정공정을 조절하여 원하는 스페이스만큼 트랜치 절연막을 식각함으로써 플로팅 게이트의 커플링비를 확보가 가능하면서 보다 작은 크기의 소자를 구현할 수 있다.
또한, 본 발명은 종래의 마스크 공정 및 식각 공정을 사용하지않고 균일한 플로팅 게이트를 형성함으로써 마스크 임계치수의 변화에 따른 소자의 불균일성을 개선할 수 있다.
또한, 본 발명은 플로팅 게이트 형성공정까지 마스크 공정으로 ISO 마스크 공정만을 실시함으로써 ISO 마스크, 키(Key) 마스크 및 플로팅 게이트용 마스크를포함하여 3번의 마스크 공정이 이루어지는 종래 기술의 공정에 비해 월등히 공정 단순화에 기여할 수 있어 제품의 수율 향상과 원가 절감 효과가 있다.
또한, 본 발명은 균일한 플로팅 게이트를 형성하여 커플링비의 변화를 최소화함으로써 소자 특성을 개선할 수 있다.
또한, 본 발명은 차세대의 고집적 플래쉬 메모리 셀의 구현에 용이하며 트랜치 절연막의 높이 조절과 세정공정의 딥 타임의 조절에 따라 다양한 공정 마진 확보가 가능하다.
따라서, 본 발명은 복잡한 공정 및 고가의 장비의 추가 소요없이 종래의 장비와 공정을 이용하여 응용/적용함으로써 저비용(Low cost)과 고신뢰성(High reliability)을 가지는 소자의 형성이 가능하다.

Claims (31)

  1. 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;
    상기 반도체 기판에 트랜치를 형성하는 단계;
    전체 구조 상부에 트랜치 절연막을 형성한 후 제 1 평탄화 공정을 실시하여 상기 트랜치 절연막을 고립시키는 단계;
    상기 패드 질화막을 제거하여 상기 트랜치 절연막의 소정 부위를 돌출시키는 단계;
    상기 트랜치 절연막의 돌출부를 소정 폭으로 식각하기 위한 식각공정을 실시하는 단계;
    전체 구조 상부에 제 1 폴리실리콘층을 형성한 후 제 2 평탄화 공정을 실시하여 플로팅 게이트를 형성하는 단계; 및
    전체 구조 상부에 유전체막 및 제 2 폴리실리콘층을 형성한 후 식각 공정을 실시하여 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 상기 반도체 기판 상부 표면의 결정 결함 또는 표면 처리를 위해 700 내지 950℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 70 내지 200Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막은 LP-CVD 방법으로 2000 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  4. 제 1 항에 있어서,
    상기 트랜치는 내부 경사면이 60 내지 85°정도의 경사각을 가지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  5. 제 1 항에 있어서,
    상기 트랜치를 형성한 후 월 희생 산화공정을 건식 산화방식으로 실시하여 상기 트랜치 내부면의 실리콘을 성장시켜 희생 산화막을 형성하는 단계;
    상기 희생 산화막을 제거한 후 월 산화막을 형성하는 단계; 및
    상기 트랜치의 내부면에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생 산화막은 상기 트랜치의 내부면에 700 내지 1000℃의 온도에서 건식 또는 습식 산화방식을 이용하여 70 내지 150Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  7. 제 5 항에 있어서,
    상기 희생 산화막은 상기 트랜치의 내부면에 700 내지 1000℃의 온도에서 건식 또는 습식 산화방식을 이용하여 150 내지 300Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  8. 제 5 항에 있어서,
    상기 월 산화막은 800 내지 1000℃의 온도에서 습식 산화방식으로 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  9. 제 5 항에 있어서,
    상기 월 산화막은 800 내지 1000℃의 온도에서 습식 산화방식으로 300 내지600Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  10. 제 5 항에 있어서,
    상기 라이너 산화막은 DCS를 기본으로 하는 HTO를 50 내지 500Å의 두께로 증착한 후 고온에서 치밀화 공정을 실시하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  11. 제 10 항에 있어서,
    상기 치밀화 공정은 900 내지 1100℃ 고온에서 N2분위기로 20 내지 30분 동안 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  12. 제 1 항에 있어서,
    상기 트랜치 절연막은 상기 트랜치를 매립하도록 갭 필링 공정을 실시하여 HDP 산화막을 4000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  13. 제 1 항에 있어서,
    상기 트랜치 절연막 형성 후 900 내지 1100℃ 고온에서 N2분위기로 20 내지 30분 동안 치밀화 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.열처리 공정을 더 포함하는 것을 특징으로 하는
  14. 제 1 항에 있어서,
    상기 제 1 평탄화 공정은 상기 패드 질화막을 식각 베리어층으로 이용하여 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  15. 제 1 항에 있어서,
    상기 트랜치 절연막의 돌출부는 상기 패드 산화막으로부터 1500 내지 3000Å 정도의 높이를 가지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  16. 제 1 항에 있어서,
    상기 패드 질화막은 H3PO4를 이용한 식각 공정에 의해 제거되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  17. 제 1 항에 있어서,
    상기 식각공정은 상기 트랜치 절연막과 상기 플로팅 게이트의 중첩영역이 100 내지 300Å가 되도록 딥 타임을 조절하여 DHF 또는 BOE와 SC-1을 이용한 세정공정으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  18. 제 1 항에 있어서,
    상기 식각공정은 상기 트랜치 절연막과 상기 플로팅 게이트의 중첩영역이 400 내지 600Å가 되도록 딥 타임을 조절하여 DHF 또는 BOE와 SC-1을 이용한 세정공정으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  19. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층을 형성하기 전에 상기 반도체 기판의 활성영역 상에 30 내지 100Å의 두께로 스크린 산화막을 형성하는 단계;
    상기 반도체 기판 상에 웰 이온 주입 공정과 문턱전압 이온 주입 공정을 실시하여 웰 영역 및 불순물 영역을 형성하는 단계;
    상기 스크린 산화막을 제거하기 위해 식각공정을 실시하는 단계; 및
    상기 활성영역 상에 750 내지 800℃의 온도에서 습식 산화방식을 실시한 후 열처리 공정을 실시하여 터널 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  20. 제 19 항에 있어서,
    상기 식각공정은 상기 트랜치 절연막의 돌출부의 크기가 0.05 내지 0.15㎛가 되도록 딥 타임을 조절하여 DHF 또는 BOE와 SC-1을 이용한 세정공정으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  21. 제 19 항에 있어서,
    상기 식각공정은 상기 플로팅 게이트와 상기 트랜치 절연막의 중첩영역이 600 내지 800Å가 되도록 딥 타임을 조절하여 DHF 또는 BOE와 SC-1을 이용한 세정공정으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  22. 제 19 항에 있어서,
    상기 열처리 공정은 상기 반도체 기판과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  23. 제 19 항에 있어서,
    상기 터널 산화막 형성 후 상기 플로팅 게이트와 상기 트랜치 절연막의 중첩영역을 600 내지 1000Å으로 조절하기 위해 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  24. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층은 LP-CVD 방식으로 800 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  25. 제 1 항에 있어서,
    상기 제 2 평탄화 공정은 상기 트랜치 절연막의 돌출부를 식각 베리어층으로 이용하여 상기 제 1 폴리실리콘층의 소정 부위를 연마함으로써 상기 트랜치 절연막의 돌출부가 노출되도록 실시하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  26. 제 1 항에 있어서,
    상기 플로팅 게이트는 700 내지 1200Å으로 균일하게 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  27. 제 1 항에 있어서,
    상기 유전체막은 ONO 또는 ONON으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  28. 제 27 항에 있어서,
    상기 ONO은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO로 35 내지 60Å의 두께로 형성되는 제 1 산화막;
    상기 제 1 산화막 상부에 반응가스로서 NH3와 DCS 가스를 이용하여 1 내지 3Torr의 낮은 압력하에서 650 내지 800℃의 온도에서 LP-CVD 방식으로 50 내지 65Å의 두께로 형성되는 질화막; 및
    상기 질화막 상부에 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO로 35 내지60Å의 두께로 형성되는 제 2 산화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  29. 제 1 항에 있어서,
    상기 유전체막은 베어 실리콘 기준으로 150 내지 300Å두께로 산화되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  30. 제 1 항에 있어서,
    상기 제 2 폴리실리콘층은 700 내지 2000Å의 두께로 도프트층이 형성되는것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  31. 제 1 항에 있어서,
    상기 제 2 폴리실리콘층을 형성한 후 전체 구조 상부에 500 내지 1000Å의 두께로 텅스텐층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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JP2002337583A JP4174302B2 (ja) 2001-12-22 2002-11-21 フラッシュメモリセルの製造方法
US10/310,746 US6844231B2 (en) 2001-12-22 2002-12-05 Method of manufacturing a flash memory cell using a self-aligned floating gate
CN021559007A CN1217404C (zh) 2001-12-22 2002-12-13 制造闪存单元的方法
US11/004,301 US7015099B2 (en) 2001-12-22 2004-12-03 Method of manufacturing a flash memory cell capable of increasing a coupling ratio

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015099B2 (en) 2001-12-22 2006-03-21 Hynix Semiconductor, Inc. Method of manufacturing a flash memory cell capable of increasing a coupling ratio
KR100609524B1 (ko) * 2005-03-23 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 형성방법
US7132331B2 (en) 2003-12-19 2006-11-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices having self-aligned gate conductive layers and methods of fabricating such devices
KR100719366B1 (ko) * 2005-06-15 2007-05-17 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법
KR100784083B1 (ko) * 2005-06-13 2007-12-10 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 형성방법
KR100799056B1 (ko) * 2005-12-21 2008-01-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100884984B1 (ko) * 2007-07-12 2009-02-23 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
US7894196B2 (en) 2004-09-10 2011-02-22 Adc Gmbh Connecting module to be used in telecommunication and data technology

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
AU2003270380B2 (en) * 2002-09-06 2010-07-01 Genentech, Inc. Process for protein extraction
CN1316558C (zh) * 2003-08-19 2007-05-16 旺宏电子股份有限公司 缩小半导体组件的单元间距的方法
KR100537278B1 (ko) * 2003-09-05 2005-12-19 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
KR100567530B1 (ko) * 2003-12-30 2006-04-03 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100609942B1 (ko) * 2004-01-09 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 셀의 제조 방법
US6991984B2 (en) * 2004-01-27 2006-01-31 Freescale Semiconductor, Inc. Method for forming a memory structure using a modified surface topography and structure thereof
TWI226683B (en) * 2004-02-10 2005-01-11 Powerchip Semiconductor Corp Method of fabricating a flash memory
CN1309055C (zh) * 2004-03-25 2007-04-04 力晶半导体股份有限公司 闪速存储器的制造方法
US7067388B1 (en) * 2004-04-07 2006-06-27 Spansion Llc Flash memory device and method of forming the same with improved gate breakdown and endurance
KR100539158B1 (ko) * 2004-04-20 2005-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트간 유전막 형성 방법
KR100539449B1 (ko) * 2004-07-12 2005-12-27 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100562153B1 (ko) * 2004-07-23 2006-03-17 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7396720B2 (en) * 2004-07-27 2008-07-08 Micron Technology, Inc. High coupling memory cell
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
KR100603930B1 (ko) * 2004-11-16 2006-07-24 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
TW200625437A (en) * 2004-12-30 2006-07-16 Macronix Int Co Ltd Shallow trench isolation process of forming smooth edge angle by cleaning procedure
US7151042B2 (en) * 2005-02-02 2006-12-19 Macronix International Co., Ltd. Method of improving flash memory performance
KR100607351B1 (ko) * 2005-03-10 2006-07-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100645195B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100676598B1 (ko) 2005-04-01 2007-01-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
JP4250616B2 (ja) * 2005-05-13 2009-04-08 株式会社東芝 半導体集積回路装置及びその製造方法
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
KR100642384B1 (ko) * 2005-09-15 2006-11-03 주식회사 하이닉스반도체 반도체 메모리소자의 트랜지스터 및 그 제조방법
KR100871982B1 (ko) * 2005-10-13 2008-12-03 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법
KR100684886B1 (ko) * 2005-11-03 2007-02-20 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
US7183162B1 (en) * 2005-11-21 2007-02-27 Intel Corporation Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method
KR100763228B1 (ko) 2006-03-20 2007-10-04 삼성전자주식회사 비휘발성 반도체 메모리 소자의 제조 방법
KR100833444B1 (ko) 2006-03-28 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100741467B1 (ko) * 2006-07-12 2007-07-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US7355239B1 (en) * 2006-08-31 2008-04-08 Promos Technologies Pte. Ltd. Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches
JP4446202B2 (ja) * 2006-09-22 2010-04-07 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
US8022466B2 (en) * 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
KR100885891B1 (ko) * 2007-04-30 2009-02-26 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR100895943B1 (ko) * 2007-07-04 2009-05-07 주식회사 동부하이텍 반도체 고전압 소자 제조 방법
KR100864935B1 (ko) * 2007-08-28 2008-10-23 주식회사 동부하이텍 반도체 소자의 소자 격리막 형성 방법
CN101439492B (zh) * 2007-11-21 2011-10-05 中芯国际集成电路制造(上海)有限公司 一种可提高抛光性能的多晶硅抛光方法
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
CN102569078B (zh) * 2010-12-16 2015-04-29 中芯国际集成电路制造(北京)有限公司 一种闪存单元形成方法
CN104752356B (zh) * 2013-12-25 2018-07-06 北京兆易创新科技股份有限公司 一种或非型闪存的浮栅的制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583583B2 (ja) * 1997-07-08 2004-11-04 株式会社東芝 半導体装置及びその製造方法
US5981356A (en) * 1997-07-28 1999-11-09 Integrated Device Technology, Inc. Isolation trenches with protected corners
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
JP4131896B2 (ja) * 2000-03-31 2008-08-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US6448606B1 (en) * 2000-02-24 2002-09-10 Advanced Micro Devices, Inc. Semiconductor with increased gate coupling coefficient
US6376877B1 (en) * 2000-02-24 2002-04-23 Advanced Micro Devices, Inc. Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor
FR2806834B1 (fr) * 2000-03-24 2003-09-12 St Microelectronics Sa Procede de formation de zone isolante
US6620681B1 (en) * 2000-09-08 2003-09-16 Samsung Electronics Co., Ltd. Semiconductor device having desired gate profile and method of making the same
KR20020044261A (ko) * 2000-12-05 2002-06-15 박종섭 플래쉬 메모리 셀의 제조 방법
JP4911826B2 (ja) * 2001-02-27 2012-04-04 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US6672870B2 (en) * 2001-03-20 2004-01-06 John G. Knapp Method and instrumentation for attaching dentures
US6391722B1 (en) * 2001-07-13 2002-05-21 Vanguard International Semiconductor Corporation Method of making nonvolatile memory having high capacitive coupling ratio
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100426484B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
KR100426483B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6781189B2 (en) * 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015099B2 (en) 2001-12-22 2006-03-21 Hynix Semiconductor, Inc. Method of manufacturing a flash memory cell capable of increasing a coupling ratio
US7132331B2 (en) 2003-12-19 2006-11-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices having self-aligned gate conductive layers and methods of fabricating such devices
US7894196B2 (en) 2004-09-10 2011-02-22 Adc Gmbh Connecting module to be used in telecommunication and data technology
KR100609524B1 (ko) * 2005-03-23 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 형성방법
KR100784083B1 (ko) * 2005-06-13 2007-12-10 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 형성방법
KR100719366B1 (ko) * 2005-06-15 2007-05-17 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법
US7427533B2 (en) 2005-06-15 2008-09-23 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices
KR100799056B1 (ko) * 2005-12-21 2008-01-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100884984B1 (ko) * 2007-07-12 2009-02-23 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법

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