KR20020044261A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트 패턴 측벽에 스페이서를 형성함으로써 플로팅 게이트의 표면적을 증가시켜 유전체막 캐패시턴스를 증가시킬 수 있고, 이에 따라 게이트 커플링비를 증가시킬 수 있으며, 플로팅 게이트간이 간격을 좁힐 수 있기 때문에 텅스텐 실리사이드막을 증착할 때 발생되는 심(seam) 현상을 억제할 수 있어 워드라인 저항을 감소시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 플로팅 게이트 패턴 측벽에 스페이서를 형성함으로써 단차를 감소시켜 이후 형성되는 텅스텐 실리사이드막의 심 현상의 발생을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 반도체 기판 상부의 소정 영역에 터널 산화막에 의해 절연되는 플로팅 게이트와 유전체막에 의해 플로팅 게이트와 절연되는 콘트롤 게이트가 적층되어 게이트가 형성된다. 이때, 플로팅 게이트는 소자 분리막과 소정 영역 중첩되도록 제 1 폴리실리콘막으로 형성되고, 콘트롤 게이트는 제 2 폴리실리콘막과 텅스텐 실리사이드막이 적층되어 형성된다.
그런데, 종래의 플로팅 게이트는 단순한 직육면체 모양으로 형성하기 때문에 예를들어 5V 정도의 공급 전압에 비해 훨씬 더 높은 동작 전압, 예를들어 9V를 공급해야지만 셀 프로그램 및 소거 동작이 가능했다. 또한, 일정한 값 이상이 게이트 커플링비(Gate Coupling ratio)를 위해서 요구되는 유전체막의 캐패시턴스(CONO)값을 확보하기 위해 유전체막의 두께를 감소시키는 차원에서도 한계가 존재해 왔다. 더구나 소자 분리막과 소정 부분 중첩되어 형성된 플로팅 게이트간의 임계치수(Critical Dimension; CD)가 디자인룰의 감소에 따라 작아지면서 콘트롤 게이트와 워드라인으로 사용되는 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성할 때 텅스텐 실리사이드막의 열악한 스텝커버러지 특성에 의해 심 현상이 발생된다. 이에 의해 워드라인의 면저항(Rs)이 증가되어 소자의 집적도를 향상시키는데 한계가 있다.
본 발명의 목적은 플로팅 게이트의 하부 단차에 의한 텅스텐 실리사이드막의 심 현상을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트 측벽에 스페이서를 형성하여 플로팅 게이트의 면적을 증가시킴으로써 커플링비를 증가시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
도 1은 플래쉬 메모리 셀 어레이의 레이아웃.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판200 : 소자 분리막
300 : 플로팅 게이트400 : 콘트롤 게이트
11 : 반도체 기판12 : 소자 분리막
13 : 터널 산화막14 : 제 1 폴리실리콘막
15 : 버퍼 산화막16 : 제 2 폴리실리콘 스페이서
17 : 유전체막18 : 제 3 폴리실리콘막
19 : 텅스텐 실리사이드막20 : 반사 방지막
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막 및 버퍼 산화막을 순차적으로 형성하는 단계와, 상기 버퍼 산화막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각 공정을 실시하여 상기 플로팅 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 상기 버퍼 산화막을 제거한 후 전체 구조 상부에 유전체막, 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와, 상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 구조를 형성하는 단계와, 상기 반도체 기판의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 플래쉬 메모리 셀 어레이의 레이아웃이고, 도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 도 1의 A-A' 라인을 따라 절취한 상태를 나타낸 것이다.
도 1 및 도 2(a)를 참조하면, 반도체 기판(100 및 11) 상의 소정 영역에 소자 분리막(20 및 12)을 형성하여 액티브 영역과 필드 영역을 확정한다. 소자 분리막(200 및 12)은 0.18㎛급 이상의 소자에서는 STI(Shallow Trench Isolation)를 이용하여 형성한다. Dilute HF 및 SC-1 용액을 이용하여 반도체 기판(10 및 11)의 표면을 세정한 후 전체 구조 상부에 터널 산화막(13), 제 1 폴리실리콘막(14) 및 버퍼 산화막(15)을 순차적으로 형성한다. 터널 산화막(13)은 750∼800℃의 온도에서 수소(H2) 및 산소(O2)를 이용한 습식 산화(wet oxideation) 공정을 실시한 후 800∼950℃의 온도 및 질소(N2) 가스 분위기에서 20∼30분간 열처리하는 공정에 의해 50∼100Å의 두께로 형성한다. 또한, 제 1 폴리실리콘막(14)은 550∼620℃의 온도와 0.1∼3.0Torr의 압력에서 SiH4또는 Si2H6등의 실리콘 소오스 가스와 PH3가스를 이용한 LPCVD 방법으로 형성된 도프트 폴리실리콘막으로 500∼1500Å의 두께로 형성한다. 한편, 버퍼 산화막(15)은 SiH4가스와 N2O 가스를 이용한 HTO, SiH2Cl2가스와 N2O 가스를 이용한 DCS-HTO, 또는 TEOS(Si(OC2H5)4)와 O2를 이용한 TEOS 산화막중 어느 하나를 100∼300Å의 두께로 형성한다.
도 1 및 2(b)를 참조하면, 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 버퍼 산화막(15), 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅 게이트 패턴은 소자 분리막(20 및 12)과 일부 중첩되도록 형성한다.
도 2(c)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각 공정을 실시하여 플로팅 게이트 패턴 측벽에 스페이서(16)를 형성한다. 플로팅 게이트 패턴 측벽에 스페이서(16)가 형성됨으로써 플로팅 게이트의 표면적이 증가되고, 플로팅 게이트 패턴간의 간격을 줄여줌으로써 단차를 줄인다. 여기서, 제 2 폴리실리콘막은 비정질 실리콘막을 480∼550℃의 온도와 0.1∼3.0Torr의 압력에서 SiH4또는 Si2H6등의 실리콘 소오스 가스와 PH3가스를 이용한 LPCVD 방법을 이용하여 480∼500Å의 두께로 형성한다. 이때, 스페이서(16)를 형성하기 위한 전면 식각 공정에서 버퍼 산화막(15)이 식각 정지막 역할을 하며, 제 1 폴리실리콘막 (14)이 손상되는 것을 방지하는 역할을 한다.
도 1 및 조 2(d)를 참조하면, 버퍼 산화막(15)을 Dilute HF 용액이나 BOE를이용한 습식 세정 공정으로 완전히 제거한 후 자연 산화막과 파티클을 제거하기 위해 Dilute HF 및 SC-1 용액을 이용하여 세정 공정을 실시한다. 그리고, 전체 구조 상부에 유전체막(17), 제 3 폴리실리콘막(18), 텅스텐 실리사이드막(19) 및 반사 방지막(20)을 순차적으로 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(20) 부터 터널 산화막(13)까지 패터닝하여 플로팅 게이트(300)와 콘트롤 게이트(400)가 적층된 게이트 구조를 형성한다. 이후, 불순물 이온 주입을 실시하여 반도체 기판(100 및 11) 상에 소오스 및 드레인 영역을 형성한다. 여기서, 유전체막(17)은 하부 산화막, 질화막 및 상부 산화막이 적층된 소위 ONO막으로 형성한다. 하부 산화막 및 상부 산화막은 각각 열산화막, DCS(SiH2Cl2)-열산화막 및 TEOS를 이용한 CVD 산화막중 어느 하나를 35∼100Å의 두께로 형성한다. 상기 열산화막은 750∼950℃의 온도에서 건식 또는 습식 산화 방식으로 형성하고, 상기 DCS(SiH2Cl2)-열산화막은 1Torr 이하의 압력 및 750∼850℃의 온도에서 DCS(SiH2Cl2) 및 N2O 가스를 이용하여 형성한다. 또한, 질화막은 600∼700℃의 온도 및 1Torr 이하의 압력에서 NH3및 DCS(SiH2Cl2) 가스를 이용한 LPCVD 방법으로 40∼100Å의 두께로 형성한다. 제 3 폴리실리콘막(18)은 500∼1000Å의 두께로 형성하는데, 510∼550℃의 온도 및 1Torr 이하의 압력에서 실리콘 소오스 가스와 PH3가스를 이용한 LPCVD 방법으로 도프트 폴리실리콘막을 형성한 후 PH3가스의 공급을 중단한 상태에서 도프트 폴리실리콘막 상에 언도프프 롤리실리콘막을 인시튜(in-situ)로 증착하여 형성한다. 여기서, 도프트 폴리실리콘막과 언도프트 폴리실리콘막의 증착 비율은 5∼7:1이 되도록 한다. 한편, 텅스텐 실리사이드막(19)은 300∼500℃의 온도에서 DCS(SiH2Cl2) 또는 SiH4와 WF6의 반응에 의해 증착되며, 화학양론적비(x)는 2.3∼2.8로 조절된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트 측벽에 스페이서를 형성함으로써 플로팅 게이트의 표면적을 증가시켜 유전체막 캐패시턴스를 향상시킬 수 있다. 이에 따라 게이트 커플링비를 증가시킬 수 있으며, 또한 플로팅 게이트간이 간격을 좁힐 수 있기 때문에 텅스텐 실리사이드막을 증착할 때 발생되는 심 현상을 억제할 수 있어 워드라인 저항을 감소시키고, 소자의 동작 속도를 향상시킬 수 있다.
Claims (7)
- 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막 및 버퍼 산화막을 순차적으로 형성하는 단계와,상기 버퍼 산화막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성하는 단계와,전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각 공정을 실시하여 상기 플로팅 게이트 패턴 측벽에 스페이서를 형성하는 단계와,상기 버퍼 산화막을 제거한 후 전체 구조 상부에 유전체막, 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와,상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 구조를 형성하는 단계와,상기 반도체 기판의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트 패턴은 상기 소자 분리막과 소정 영역 중첩되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 버퍼 산화막은 SiH4가스와 N2O 가스를 이용하여 형성하는 HTO 산화막, SiH2Cl2가스와 N2O 가스를 이용하여 형성하는 DCS-HTO 산화막 또는 TEOS와 O2를 이용하여 형성하는 TEOS 산화막중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 버퍼 산화막은 100 내지 300Å 의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 비정질 실리콘막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 5 항에 있어서, 상기 비정질 실리콘막은 480 내지 550℃의 온도와 0.1 내지 3.0Torr의 압력에서 SiH4또는 Si2H6등의 실리콘 소오스 가스와 PH3가스를 이용한 LPCVD 방법을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀이 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 480 내지 500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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| JPH07122662A (ja) * | 1993-10-28 | 1995-05-12 | Toshiba Corp | 半導体集積回路 |
| KR950024351A (ko) * | 1994-01-10 | 1995-08-21 | 문정환 | Eprom반도체 장치 및 이의 형성방법 |
| KR960032754A (ko) * | 1995-02-17 | 1996-09-17 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| JPH11330428A (ja) * | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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2000
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100856300B1 (ko) * | 2002-07-03 | 2008-09-03 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조 방법 |
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