JPH07122662A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07122662A JPH07122662A JP27065593A JP27065593A JPH07122662A JP H07122662 A JPH07122662 A JP H07122662A JP 27065593 A JP27065593 A JP 27065593A JP 27065593 A JP27065593 A JP 27065593A JP H07122662 A JPH07122662 A JP H07122662A
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- floating gate
- film
- insulating film
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】積層ゲート電極構造を有する不揮発性メモリセ
ルの浮遊ゲート電極加工端部上の複合絶縁膜の薄膜化を
防止し、加工端部での電界の集中を防止し、セル特性の
改善を図る。 【構成】ＥＰＲＯＭあるいはＥＥＰＲＯＭにおいて、素
子形成領域の表面上に形成されたゲート絶縁膜２３と、
ゲート絶縁膜上から素子分離領域２２上にわたって形成
され、リンが添加された多結晶シリコン膜からなる浮遊
ゲート電極２４ａと、浮遊ゲート電極の素子分離領域上
に位置する側壁部に接するように形成され、ボロンが添
加された多結晶シリコン膜からなるスペーサ２５と、ス
ペーサ上および浮遊ゲート電極上を覆うように形成され
た複合絶縁膜（１６、１７、１８）と、複合絶縁膜上で
浮遊ゲート電極に重なると共に素子分離領域上に延びる
方向に連続的に形成された制御ゲート電極２９とを具備
することを特徴とする。
ルの浮遊ゲート電極加工端部上の複合絶縁膜の薄膜化を
防止し、加工端部での電界の集中を防止し、セル特性の
改善を図る。 【構成】ＥＰＲＯＭあるいはＥＥＰＲＯＭにおいて、素
子形成領域の表面上に形成されたゲート絶縁膜２３と、
ゲート絶縁膜上から素子分離領域２２上にわたって形成
され、リンが添加された多結晶シリコン膜からなる浮遊
ゲート電極２４ａと、浮遊ゲート電極の素子分離領域上
に位置する側壁部に接するように形成され、ボロンが添
加された多結晶シリコン膜からなるスペーサ２５と、ス
ペーサ上および浮遊ゲート電極上を覆うように形成され
た複合絶縁膜（１６、１７、１８）と、複合絶縁膜上で
浮遊ゲート電極に重なると共に素子分離領域上に延びる
方向に連続的に形成された制御ゲート電極２９とを具備
することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にＥＰＲＯＭ（紫外線消去・再書込み可能なメモ
リ）、ＥＥＰＲＯＭ（電気的消去・再書込み可能なメモ
リ）などのように積層ゲート電極構造を有する不揮発性
メモリセルのアレイを備えた集積回路（ＩＣ）に関す
る。
り、特にＥＰＲＯＭ（紫外線消去・再書込み可能なメモ
リ）、ＥＥＰＲＯＭ（電気的消去・再書込み可能なメモ
リ）などのように積層ゲート電極構造を有する不揮発性
メモリセルのアレイを備えた集積回路（ＩＣ）に関す
る。
【０００２】
【従来の技術】図５（ａ）および同図中のＢ−Ｂ線に沿
う図５（ｂ）は、従来のＥＥＰＲＯＭにおけるメモリセ
ルアレイの一部について、基板の互いに直交する方向の
断面構造を示している。
う図５（ｂ）は、従来のＥＥＰＲＯＭにおけるメモリセ
ルアレイの一部について、基板の互いに直交する方向の
断面構造を示している。
【０００３】ここで、１１は半導体基板（シリコン基
板）、１２は基板表面に選択的に形成された素子分離領
域（フィールド酸化膜）、１３は素子形成予定領域の基
板表面上に形成された第１絶縁膜（ゲート酸化膜）、１
４はゲート酸化膜１３上に形成されたリンドープト・ポ
リシリコンがエッチングによりパターニングされてなる
ＥＥＰＲＯＭセル用の浮遊ゲート電極である。
板）、１２は基板表面に選択的に形成された素子分離領
域（フィールド酸化膜）、１３は素子形成予定領域の基
板表面上に形成された第１絶縁膜（ゲート酸化膜）、１
４はゲート酸化膜１３上に形成されたリンドープト・ポ
リシリコンがエッチングによりパターニングされてなる
ＥＥＰＲＯＭセル用の浮遊ゲート電極である。
【０００４】１５は浮遊ゲート電極１４上に形成された
第２絶縁膜であり、通常は、シリコン酸化膜１６／シリ
コン窒化膜１７／シリコン酸化膜１８が積層された複合
絶縁膜（ＯＮＯ膜）が用いられる。
第２絶縁膜であり、通常は、シリコン酸化膜１６／シリ
コン窒化膜１７／シリコン酸化膜１８が積層された複合
絶縁膜（ＯＮＯ膜）が用いられる。
【０００５】１９は上記複合絶縁膜１５上に形成された
リンドープト・ポリシリコンがエッチングによりパター
ニングされてなるＥＥＰＲＯＭセル用の制御ゲート電極
であり、通常はＥＥＰＲＯＭセルアレイの同一行のセル
に共通に接続されるワード線の一部を形成している。２
０は上記ワード線の表面を覆うように形成された第３絶
縁膜である。
リンドープト・ポリシリコンがエッチングによりパター
ニングされてなるＥＥＰＲＯＭセル用の制御ゲート電極
であり、通常はＥＥＰＲＯＭセルアレイの同一行のセル
に共通に接続されるワード線の一部を形成している。２
０は上記ワード線の表面を覆うように形成された第３絶
縁膜である。
【０００６】ところで、上記したように従来のＥＥＰＲ
ＯＭの製造工程においては、浮遊ゲート電極１４を形成
した後に複合絶縁膜１５を形成する際、浮遊ゲート電極
のエッチング加工端部（特に、フィールド酸化膜５２上
に位置する端部）上に対応する複合絶縁膜部分が薄膜化
するおそれがある。
ＯＭの製造工程においては、浮遊ゲート電極１４を形成
した後に複合絶縁膜１５を形成する際、浮遊ゲート電極
のエッチング加工端部（特に、フィールド酸化膜５２上
に位置する端部）上に対応する複合絶縁膜部分が薄膜化
するおそれがある。
【０００７】このような複合絶縁膜の薄膜化が生じる
と、ＥＥＰＲＯＭの動作時に浮遊ゲート電極のエッチン
グ加工端部で電界が集中し、複合絶縁膜の破壊、あるい
は、リーク電流の増大を引き起こし易い。これにより、
Endurance 試験（書込み／消去動作の繰り返し試験）や
高温放置試験（浮遊ゲート電極に電荷を蓄積した状態で
高温で放置し、電荷の抜け量を調べる試験）で不良が生
じ易い。
と、ＥＥＰＲＯＭの動作時に浮遊ゲート電極のエッチン
グ加工端部で電界が集中し、複合絶縁膜の破壊、あるい
は、リーク電流の増大を引き起こし易い。これにより、
Endurance 試験（書込み／消去動作の繰り返し試験）や
高温放置試験（浮遊ゲート電極に電荷を蓄積した状態で
高温で放置し、電荷の抜け量を調べる試験）で不良が生
じ易い。
【０００８】
【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、メモリセルの浮遊ゲート電極加工端部
上に対応する複合絶縁膜部分が薄膜化し、浮遊ゲート電
極加工端部で電界が集中し、セル特性の劣化をまねき易
いという問題があった。
ＥＥＰＲＯＭは、メモリセルの浮遊ゲート電極加工端部
上に対応する複合絶縁膜部分が薄膜化し、浮遊ゲート電
極加工端部で電界が集中し、セル特性の劣化をまねき易
いという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、積層ゲート電極構造を有するメモリセルの浮
遊ゲート電極加工端部上に対応する複合絶縁膜部分の薄
膜化を防止し、浮遊ゲート電極加工端部での電界の集中
を防止し、セル特性の改善を図り得る半導体集積回路を
提供することを目的とする。
たもので、積層ゲート電極構造を有するメモリセルの浮
遊ゲート電極加工端部上に対応する複合絶縁膜部分の薄
膜化を防止し、浮遊ゲート電極加工端部での電界の集中
を防止し、セル特性の改善を図り得る半導体集積回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】第１の発明は、積層ゲー
ト電極構造を有する不揮発性メモリセルのアレイを備え
たＩＣにおいて、半導体基板と、この半導体基板の表面
に選択的に形成された素子分離領域と、前記半導体基板
の上記素子分離領域以外の素子形成予定領域の表面上に
形成された第１のゲート絶縁膜と、この第１のゲート絶
縁膜上から前記素子分離領域上にわたって形成され、第
１導電型の不純物が添加された第１の多結晶シリコン膜
からなる前記不揮発性メモリセル用の浮遊ゲート電極
と、この浮遊ゲート電極の前記素子分離領域上に位置す
る側壁部に接するように形成され、前記第１導電型とは
逆の第２導電型の不純物が添加された第２の多結晶シリ
コン膜からなるスペーサと、このスペーサ上および前記
浮遊ゲート電極上を覆うように形成された第２のゲート
絶縁膜と、この第２のゲート絶縁膜上で前記浮遊ゲート
電極に重なると共に前記素子分離領域上に延びる方向に
連続的に形成された前記不揮発性メモリセル用の制御ゲ
ート電極とを具備することを特徴とする。
ト電極構造を有する不揮発性メモリセルのアレイを備え
たＩＣにおいて、半導体基板と、この半導体基板の表面
に選択的に形成された素子分離領域と、前記半導体基板
の上記素子分離領域以外の素子形成予定領域の表面上に
形成された第１のゲート絶縁膜と、この第１のゲート絶
縁膜上から前記素子分離領域上にわたって形成され、第
１導電型の不純物が添加された第１の多結晶シリコン膜
からなる前記不揮発性メモリセル用の浮遊ゲート電極
と、この浮遊ゲート電極の前記素子分離領域上に位置す
る側壁部に接するように形成され、前記第１導電型とは
逆の第２導電型の不純物が添加された第２の多結晶シリ
コン膜からなるスペーサと、このスペーサ上および前記
浮遊ゲート電極上を覆うように形成された第２のゲート
絶縁膜と、この第２のゲート絶縁膜上で前記浮遊ゲート
電極に重なると共に前記素子分離領域上に延びる方向に
連続的に形成された前記不揮発性メモリセル用の制御ゲ
ート電極とを具備することを特徴とする。
【００１１】また、第２の発明は、積層ゲート電極構造
を有する不揮発性メモリセルのアレイを備えたＩＣにお
いて、半導体基板と、この半導体基板の表面に選択的に
形成された素子分離領域と、前記半導体基板の上記素子
分離領域以外の素子形成予定領域の表面上に形成された
第１のゲート絶縁膜と、この第１のゲート絶縁膜上から
前記素子分離領域上にわたって形成され、前記不揮発性
メモリセル用の浮遊ゲート電極に対応する領域には第１
導電型の不純物が添加され、上記浮遊ゲート電極以外の
領域には上記第１導電型とは逆の第２導電型の不純物が
添加された第１の多結晶シリコン膜と、この第１の多結
晶シリコン膜上を覆うように形成された第２のゲート絶
縁膜と、この第２のゲート絶縁膜上で前記第１の多結晶
シリコン膜に重なるように形成された前記不揮発性メモ
リセル用の制御ゲート電極とを具備することを特徴とす
る。
を有する不揮発性メモリセルのアレイを備えたＩＣにお
いて、半導体基板と、この半導体基板の表面に選択的に
形成された素子分離領域と、前記半導体基板の上記素子
分離領域以外の素子形成予定領域の表面上に形成された
第１のゲート絶縁膜と、この第１のゲート絶縁膜上から
前記素子分離領域上にわたって形成され、前記不揮発性
メモリセル用の浮遊ゲート電極に対応する領域には第１
導電型の不純物が添加され、上記浮遊ゲート電極以外の
領域には上記第１導電型とは逆の第２導電型の不純物が
添加された第１の多結晶シリコン膜と、この第１の多結
晶シリコン膜上を覆うように形成された第２のゲート絶
縁膜と、この第２のゲート絶縁膜上で前記第１の多結晶
シリコン膜に重なるように形成された前記不揮発性メモ
リセル用の制御ゲート電極とを具備することを特徴とす
る。
【００１２】
【作用】第１の発明のＩＣにおいては、不揮発性メモリ
セルの浮遊ゲート電極の素子分離領域上に位置する側壁
部に接するようにスペーサが形成されており、このスペ
ーサ上および浮遊ゲート電極上を覆うように第２のゲー
ト絶縁膜（例えば複合絶縁膜）が形成されている。
セルの浮遊ゲート電極の素子分離領域上に位置する側壁
部に接するようにスペーサが形成されており、このスペ
ーサ上および浮遊ゲート電極上を覆うように第２のゲー
ト絶縁膜（例えば複合絶縁膜）が形成されている。
【００１３】また、第２の発明のＩＣにおいては、第１
のゲート絶縁膜上から前記素子分離領域上にわたって形
成された第１の多結晶シリコン膜に対して、不揮発性メ
モリセル用の浮遊ゲート電極に対応する領域には第１導
電型の不純物が添加され、浮遊ゲート電極以外の領域に
は第２導電型の不純物が添加されることにより浮遊ゲー
ト電極間の絶縁領域が形成されている。
のゲート絶縁膜上から前記素子分離領域上にわたって形
成された第１の多結晶シリコン膜に対して、不揮発性メ
モリセル用の浮遊ゲート電極に対応する領域には第１導
電型の不純物が添加され、浮遊ゲート電極以外の領域に
は第２導電型の不純物が添加されることにより浮遊ゲー
ト電極間の絶縁領域が形成されている。
【００１４】従って、本発明のＩＣの製造に際して、第
１の多結晶シリコン膜からなる浮遊ゲート電極上および
第２の多結晶シリコン膜からなるスペーサ上を覆うよう
に、あるいは、第１の多結晶シリコン膜からなる浮遊ゲ
ート電極上および絶縁領域上を覆うように、第２のゲー
ト絶縁膜を形成する際、浮遊ゲート電極の素子分離領域
上に位置するエッチング加工端部上に対応する部分が薄
膜化するおそれがなくなる。
１の多結晶シリコン膜からなる浮遊ゲート電極上および
第２の多結晶シリコン膜からなるスペーサ上を覆うよう
に、あるいは、第１の多結晶シリコン膜からなる浮遊ゲ
ート電極上および絶縁領域上を覆うように、第２のゲー
ト絶縁膜を形成する際、浮遊ゲート電極の素子分離領域
上に位置するエッチング加工端部上に対応する部分が薄
膜化するおそれがなくなる。
【００１５】これにより、本発明のＩＣの動作時におけ
る浮遊ゲート電極加工端部での電界の集中を防止し、第
２のゲート絶縁膜の破壊、あるいは、リーク電流の増大
を防止し、セル特性を改善し、Endurance 試験や高温放
置試験での不良の発生を防止することが可能になる。
る浮遊ゲート電極加工端部での電界の集中を防止し、第
２のゲート絶縁膜の破壊、あるいは、リーク電流の増大
を防止し、セル特性を改善し、Endurance 試験や高温放
置試験での不良の発生を防止することが可能になる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）〜（ｄ）および図２（ａ）、
（ｂ）は、本発明の第１実施例に係るＥＥＰＲＯＭの製
造工程における基板構造を示す断面図である。
に説明する。図１（ａ）〜（ｄ）および図２（ａ）、
（ｂ）は、本発明の第１実施例に係るＥＥＰＲＯＭの製
造工程における基板構造を示す断面図である。
【００１７】まず、図１（ａ）に示すように、通常の工
程により、半導体基板（例えばＰ型シリコン基板）２１
の表面に選択的に素子分離領域（フィールド酸化膜）２
２を形成し、上記基板２１の素子分離領域以外の素子形
成予定領域の表面を露出させ、この表面上に膜厚が１０
ｎｍ程度の第１のゲート絶縁膜（ゲート酸化膜）２３を
形成する。
程により、半導体基板（例えばＰ型シリコン基板）２１
の表面に選択的に素子分離領域（フィールド酸化膜）２
２を形成し、上記基板２１の素子分離領域以外の素子形
成予定領域の表面を露出させ、この表面上に膜厚が１０
ｎｍ程度の第１のゲート絶縁膜（ゲート酸化膜）２３を
形成する。
【００１８】次に、図１（ｂ）に示すように、ＬＰＣＶ
Ｄ（減圧化学気相成長）法により基板上全面に膜厚が２
００ｎｍ程度の第１の多結晶シリコン膜２４を堆積し、
８５０℃でのＰＯＣｌ3 雰囲気中でのリン拡散により、
上記第１の多結晶シリコン膜２４にリンを添加（ドーピ
ング）する。
Ｄ（減圧化学気相成長）法により基板上全面に膜厚が２
００ｎｍ程度の第１の多結晶シリコン膜２４を堆積し、
８５０℃でのＰＯＣｌ3 雰囲気中でのリン拡散により、
上記第１の多結晶シリコン膜２４にリンを添加（ドーピ
ング）する。
【００１９】次に、図１（ｃ）に示すように、フォトリ
ソグラフィ法および異方性エッチング（例えば反応性イ
オンエッチング；ＲＩＥ）法により、上記第１の多結晶
シリコン膜２４をエッチング加工し、前記素子分離領域
上の第１の多結晶シリコン膜部分をスリット状に除去す
る。この後、上記フォトリソグラフィ法を用いた工程で
形成されたフォトレジストパターン（図示せず）をＨ2
ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去する。
ソグラフィ法および異方性エッチング（例えば反応性イ
オンエッチング；ＲＩＥ）法により、上記第１の多結晶
シリコン膜２４をエッチング加工し、前記素子分離領域
上の第１の多結晶シリコン膜部分をスリット状に除去す
る。この後、上記フォトリソグラフィ法を用いた工程で
形成されたフォトレジストパターン（図示せず）をＨ2
ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去する。
【００２０】次に、図１（ｄ）に示すように、濃度が１
×１０21atoms/cm3 のボロンが添加された膜厚が４００
ｎｍ程度の第２の多結晶シリコン膜をＬＰＣＶＤ法によ
り基板上全面に堆積した後、基板上全面をＲＩＥ法によ
り所定時間エッチングし、前記第１の多結晶シリコン膜
２４上には前記第２の多結晶シリコン膜が残らないよう
にする。これにより、前記第１の多結晶シリコン膜２４
の素子分離領域上に位置する側壁部に接するように、第
２の多結晶シリコン膜からなるスペーサ２５が形成され
る。
×１０21atoms/cm3 のボロンが添加された膜厚が４００
ｎｍ程度の第２の多結晶シリコン膜をＬＰＣＶＤ法によ
り基板上全面に堆積した後、基板上全面をＲＩＥ法によ
り所定時間エッチングし、前記第１の多結晶シリコン膜
２４上には前記第２の多結晶シリコン膜が残らないよう
にする。これにより、前記第１の多結晶シリコン膜２４
の素子分離領域上に位置する側壁部に接するように、第
２の多結晶シリコン膜からなるスペーサ２５が形成され
る。
【００２１】次に、図２（ａ）および同図中のＢ−Ｂ線
に沿う図２（ｂ）に示すように、基板上全面に、ＬＰＣ
ＶＤ法により、膜厚が１０ｎｍ程度の第２のゲート酸化
膜２６、膜厚が１２ｎｍ程度のシリコン窒化膜２７、膜
厚が５ｎｍ程度の第３のゲート酸化膜２８を順に形成す
る。この際、１０００℃でのＮ2 ガスを含む希釈酸化に
より、前記第１の多結晶シリコン膜２４上および第２の
多結晶シリコン膜２５上に第２のゲート酸化膜２６を形
成し、引き続き、シリコン窒化膜２７を堆積し、さら
に、９５０℃での水素燃焼酸化によりシリコン窒化膜２
７を酸化して第３のゲート酸化膜２８を形成することに
より、複合絶縁膜（酸化膜／窒化膜／酸化膜；ＯＮＯ
膜）が形成される。
に沿う図２（ｂ）に示すように、基板上全面に、ＬＰＣ
ＶＤ法により、膜厚が１０ｎｍ程度の第２のゲート酸化
膜２６、膜厚が１２ｎｍ程度のシリコン窒化膜２７、膜
厚が５ｎｍ程度の第３のゲート酸化膜２８を順に形成す
る。この際、１０００℃でのＮ2 ガスを含む希釈酸化に
より、前記第１の多結晶シリコン膜２４上および第２の
多結晶シリコン膜２５上に第２のゲート酸化膜２６を形
成し、引き続き、シリコン窒化膜２７を堆積し、さら
に、９５０℃での水素燃焼酸化によりシリコン窒化膜２
７を酸化して第３のゲート酸化膜２８を形成することに
より、複合絶縁膜（酸化膜／窒化膜／酸化膜；ＯＮＯ
膜）が形成される。
【００２２】さらに、基板上全面に、ＬＰＣＶＤ法によ
り、膜厚が２００ｎｍ程度の第３の多結晶シリコン膜２
９を堆積し、８５０℃でのＰＯＣｌ3 雰囲気中でのリン
拡散により、上記第３の多結晶シリコン膜２９にリンを
添加する。
り、膜厚が２００ｎｍ程度の第３の多結晶シリコン膜２
９を堆積し、８５０℃でのＰＯＣｌ3 雰囲気中でのリン
拡散により、上記第３の多結晶シリコン膜２９にリンを
添加する。
【００２３】次に、フォトリソグラフィ法およびＲＩＥ
法により、前記第３の多結晶シリコン膜２９、第３のゲ
ート酸化膜２８、シリコン窒化膜２７、第２のゲート酸
化膜２６、第１の多結晶シリコン膜２４およびスペーサ
２５をエッチング加工する。
法により、前記第３の多結晶シリコン膜２９、第３のゲ
ート酸化膜２８、シリコン窒化膜２７、第２のゲート酸
化膜２６、第１の多結晶シリコン膜２４およびスペーサ
２５をエッチング加工する。
【００２４】これにより、第１のゲート酸化膜２３上か
ら素子分離領域２２上にわたって第１の多結晶シリコン
膜２４からなるＥＥＰＲＯＭセル用の浮遊ゲート電極２
４ａの領域が確定されると同時に、複合絶縁膜上で前記
浮遊ゲート電極２４ａに重なると共に前記素子分離領域
２２上に延びる方向に連続的にＥＥＰＲＯＭセル用の制
御ゲート電極２９が形成され、積層ゲート構造が実現さ
れる。
ら素子分離領域２２上にわたって第１の多結晶シリコン
膜２４からなるＥＥＰＲＯＭセル用の浮遊ゲート電極２
４ａの領域が確定されると同時に、複合絶縁膜上で前記
浮遊ゲート電極２４ａに重なると共に前記素子分離領域
２２上に延びる方向に連続的にＥＥＰＲＯＭセル用の制
御ゲート電極２９が形成され、積層ゲート構造が実現さ
れる。
【００２５】この後、上記フォトリソグラフィ法を用い
た工程で形成されたフォトレジストパターン（図示せ
ず）をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去
し、さらに、９００℃での酸素雰囲気中で加熱すること
により、前記積層ゲートの表面を覆うように膜厚が１５
ｎｍ程度の後酸化膜３０を形成する。この後、通常の工
程により、ＥＥＰＲＯＭセルのソース・ドレイン領域
（図示せず）を形成する。
た工程で形成されたフォトレジストパターン（図示せ
ず）をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去
し、さらに、９００℃での酸素雰囲気中で加熱すること
により、前記積層ゲートの表面を覆うように膜厚が１５
ｎｍ程度の後酸化膜３０を形成する。この後、通常の工
程により、ＥＥＰＲＯＭセルのソース・ドレイン領域
（図示せず）を形成する。
【００２６】なお、前記制御ゲート電極用の第３の多結
晶シリコン膜２９は、その抵抗分を小さくするために、
多結晶シリコン上に高融点金属またはそのシリサイド層
が形成される場合もある。同様に、前記浮遊ゲート電極
２４ａも、その抵抗分を小さくするために、第１の多結
晶シリコン膜上に高融点金属またはそのシリサイド層が
形成される場合もある。
晶シリコン膜２９は、その抵抗分を小さくするために、
多結晶シリコン上に高融点金属またはそのシリサイド層
が形成される場合もある。同様に、前記浮遊ゲート電極
２４ａも、その抵抗分を小さくするために、第１の多結
晶シリコン膜上に高融点金属またはそのシリサイド層が
形成される場合もある。
【００２７】上記第１実施例のＥＥＰＲＯＭは、メモリ
セルの浮遊ゲート電極２４ａの素子分離領域２２上に位
置する側壁部に接するようにスペーサ２５が形成されて
おり、このスペーサ２５上および浮遊ゲート電極２４ａ
上を覆うように複合絶縁膜が形成されている。
セルの浮遊ゲート電極２４ａの素子分離領域２２上に位
置する側壁部に接するようにスペーサ２５が形成されて
おり、このスペーサ２５上および浮遊ゲート電極２４ａ
上を覆うように複合絶縁膜が形成されている。
【００２８】つまり、浮遊ゲート電極２４ａの形成後、
隣り合うメモリセルの浮遊ゲート電極相互間に浮遊ゲー
ト電極とは導電型が異なる不純物が添加された多結晶シ
リコン膜からなるスペーサ２５を埋め込むことにより、
浮遊ゲート電極２４ａ上およびスペーサ２５上を覆うよ
うに複合絶縁膜を形成する際、浮遊ゲート電極２４ａの
エッチング加工端部上に対応する複合絶縁膜部分が薄膜
化するおそれがなくなる。
隣り合うメモリセルの浮遊ゲート電極相互間に浮遊ゲー
ト電極とは導電型が異なる不純物が添加された多結晶シ
リコン膜からなるスペーサ２５を埋め込むことにより、
浮遊ゲート電極２４ａ上およびスペーサ２５上を覆うよ
うに複合絶縁膜を形成する際、浮遊ゲート電極２４ａの
エッチング加工端部上に対応する複合絶縁膜部分が薄膜
化するおそれがなくなる。
【００２９】従って、上記実施例のＥＥＰＲＯＭの動作
時における浮遊ゲート電極加工端部での電界の集中を防
止し、複合絶縁膜の破壊、あるいは、リーク電流の増大
を防止し、セル特性を改善し、Endurance 試験や高温放
置試験での不良の発生を防止することが可能になる。
時における浮遊ゲート電極加工端部での電界の集中を防
止し、複合絶縁膜の破壊、あるいは、リーク電流の増大
を防止し、セル特性を改善し、Endurance 試験や高温放
置試験での不良の発生を防止することが可能になる。
【００３０】因みに、１０6 回のEndurance 試験におい
て、複合絶縁膜の破壊に起因する不良が、従来のＥＥＰ
ＲＯＭでは１０％以上あったものが、上記実施例のＥＥ
ＰＲＯＭでは１％以下に減少した。
て、複合絶縁膜の破壊に起因する不良が、従来のＥＥＰ
ＲＯＭでは１０％以上あったものが、上記実施例のＥＥ
ＰＲＯＭでは１％以下に減少した。
【００３１】また、３００℃、１６８時間の高温放置試
験において、メモリセルの電荷抜け量が、従来のＥＥＰ
ＲＯＭでは７０％以上あったものが、上記実施例のＥＥ
ＰＲＯＭでは２０％以下に減少した。
験において、メモリセルの電荷抜け量が、従来のＥＥＰ
ＲＯＭでは７０％以上あったものが、上記実施例のＥＥ
ＰＲＯＭでは２０％以下に減少した。
【００３２】図３（ａ）〜（ｄ）および図４（ａ）、
（ｂ）は、本発明の第２実施例に係るＥＥＰＲＯＭの製
造工程における基板構造を示す断面図である。まず、図
３（ａ）に示すように、通常の工程により、Ｐ型シリコ
ン基板２１の表面に選択的に素子分離領域２２を形成
し、上記基板の素子分離領域以外の素子形成予定領域の
表面を露出させ、この表面上に膜厚が１０ｎｍ程度の第
１のゲート酸化膜２３を形成する。
（ｂ）は、本発明の第２実施例に係るＥＥＰＲＯＭの製
造工程における基板構造を示す断面図である。まず、図
３（ａ）に示すように、通常の工程により、Ｐ型シリコ
ン基板２１の表面に選択的に素子分離領域２２を形成
し、上記基板の素子分離領域以外の素子形成予定領域の
表面を露出させ、この表面上に膜厚が１０ｎｍ程度の第
１のゲート酸化膜２３を形成する。
【００３３】次に、図３（ｂ）に示すように、ＬＰＣＶ
Ｄ（減圧化学気相成長）法により基板上全面に膜厚が２
００ｎｍ程度の第１の多結晶シリコン膜３１を堆積す
る。次に、図３（ｃ）に示すように、フォトリソグラフ
ィ法により上記第１の多結晶シリコン膜３１の浮遊ゲー
ト電極形成予定領域上に対応する部分を開口したフォト
レジストパターン（図示せず）を形成し、イオン注入法
によりドーズ量が２×１０15cm-2のリンを注入する。こ
の後、上記フォトレジストパターンをＨ2 ＳＯ4 とＨ2
Ｏ2 との混合溶液により除去する。
Ｄ（減圧化学気相成長）法により基板上全面に膜厚が２
００ｎｍ程度の第１の多結晶シリコン膜３１を堆積す
る。次に、図３（ｃ）に示すように、フォトリソグラフ
ィ法により上記第１の多結晶シリコン膜３１の浮遊ゲー
ト電極形成予定領域上に対応する部分を開口したフォト
レジストパターン（図示せず）を形成し、イオン注入法
によりドーズ量が２×１０15cm-2のリンを注入する。こ
の後、上記フォトレジストパターンをＨ2 ＳＯ4 とＨ2
Ｏ2 との混合溶液により除去する。
【００３４】次に、フォトリソグラフィ法により上記第
１の多結晶シリコン膜３１の浮遊ゲート電極形成予定領
域上を覆うようにフォトレジストパターン（図示せず）
を形成し、イオン注入法によりドーズ量が１×１０16cm
-2のリンを注入する。これにより、第１の多結晶シリコ
ン膜３１は、浮遊ゲート電極形成予定領域に隣接して絶
縁領域が形成される。
１の多結晶シリコン膜３１の浮遊ゲート電極形成予定領
域上を覆うようにフォトレジストパターン（図示せず）
を形成し、イオン注入法によりドーズ量が１×１０16cm
-2のリンを注入する。これにより、第１の多結晶シリコ
ン膜３１は、浮遊ゲート電極形成予定領域に隣接して絶
縁領域が形成される。
【００３５】この後、上記フォトレジストパターンをＨ
2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去する。次
に、必要に応じて、フォトリソグラフィ法およびＲＩＥ
法により、上記第１の多結晶シリコン膜３１をエッチン
グ加工し、前記素子分離領域上の第１の多結晶シリコン
膜部分をスリット状に除去する。この後、上記フォトリ
ソグラフィ法を用いた工程で形成されたフォトレジスト
パターンをＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除
去する。これにより、上記第１の多結晶シリコン膜３１
は、第１のゲート酸化膜２３上から前記素子分離領域２
２上にわたって残る。
2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除去する。次
に、必要に応じて、フォトリソグラフィ法およびＲＩＥ
法により、上記第１の多結晶シリコン膜３１をエッチン
グ加工し、前記素子分離領域上の第１の多結晶シリコン
膜部分をスリット状に除去する。この後、上記フォトリ
ソグラフィ法を用いた工程で形成されたフォトレジスト
パターンをＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液により除
去する。これにより、上記第１の多結晶シリコン膜３１
は、第１のゲート酸化膜２３上から前記素子分離領域２
２上にわたって残る。
【００３６】次に、図３（ｄ）に示すように、基板上全
面に、ＬＰＣＶＤ法により、膜厚が１０ｎｍ程度の第２
のゲート酸化膜２６、膜厚が１２ｎｍ程度のシリコン窒
化膜２７、膜厚が５ｎｍ程度の第３のゲート酸化膜２８
を順に形成する。この際、１０００℃でのＮ2 ガスを含
む希釈酸化により、前記第１の多結晶シリコン膜３１上
に第２のゲート酸化膜２６を形成し、引き続き、シリコ
ン窒化膜２７を堆積し、さらに、９５０℃での水素燃焼
酸化によりシリコン窒化膜２７を酸化して第３のゲート
酸化膜２８を形成することにより、複合絶縁膜（酸化膜
／窒化膜／酸化膜；ＯＮＯ膜）１９が形成される。
面に、ＬＰＣＶＤ法により、膜厚が１０ｎｍ程度の第２
のゲート酸化膜２６、膜厚が１２ｎｍ程度のシリコン窒
化膜２７、膜厚が５ｎｍ程度の第３のゲート酸化膜２８
を順に形成する。この際、１０００℃でのＮ2 ガスを含
む希釈酸化により、前記第１の多結晶シリコン膜３１上
に第２のゲート酸化膜２６を形成し、引き続き、シリコ
ン窒化膜２７を堆積し、さらに、９５０℃での水素燃焼
酸化によりシリコン窒化膜２７を酸化して第３のゲート
酸化膜２８を形成することにより、複合絶縁膜（酸化膜
／窒化膜／酸化膜；ＯＮＯ膜）１９が形成される。
【００３７】さらに、図４（ａ）および同図中のＢ−Ｂ
線に沿う図４（ｂ）に示すように、基板上全面に、ＬＰ
ＣＶＤ法により、膜厚が２００ｎｍ程度の第３の多結晶
シリコン膜２９を堆積し、８５０℃でのＰＯＣｌ3 雰囲
気中でのリン拡散により、上記第３の多結晶シリコン膜
２９にリンを添加する。
線に沿う図４（ｂ）に示すように、基板上全面に、ＬＰ
ＣＶＤ法により、膜厚が２００ｎｍ程度の第３の多結晶
シリコン膜２９を堆積し、８５０℃でのＰＯＣｌ3 雰囲
気中でのリン拡散により、上記第３の多結晶シリコン膜
２９にリンを添加する。
【００３８】次に、フォトリソグラフィ法およびＲＩＥ
法により、前記第３の多結晶シリコン膜２９、第３のゲ
ート酸化膜２８、シリコン窒化膜２７、第２のゲート酸
化膜２６、第１の多結晶シリコン膜３１をエッチング加
工する。
法により、前記第３の多結晶シリコン膜２９、第３のゲ
ート酸化膜２８、シリコン窒化膜２７、第２のゲート酸
化膜２６、第１の多結晶シリコン膜３１をエッチング加
工する。
【００３９】これにより、第１の多結晶シリコン膜３１
からなるＥＥＰＲＯＭセル用の浮遊ゲート電極領域３１
ａおよび絶縁領域３１ｂが確定されると同時に、複合絶
縁膜１９上で前記浮遊ゲート電極領域３１ａに重なると
共に前記素子分離領域上に延びる方向に連続的にＥＥＰ
ＲＯＭセル用の制御ゲート電極２９が形成され、積層ゲ
ート構造が実現される。
からなるＥＥＰＲＯＭセル用の浮遊ゲート電極領域３１
ａおよび絶縁領域３１ｂが確定されると同時に、複合絶
縁膜１９上で前記浮遊ゲート電極領域３１ａに重なると
共に前記素子分離領域上に延びる方向に連続的にＥＥＰ
ＲＯＭセル用の制御ゲート電極２９が形成され、積層ゲ
ート構造が実現される。
【００４０】この後、上記フォトリソグラフィ法を用い
た工程で形成されたフォトレジストパターンをＨ2 ＳＯ4
とＨ2 Ｏ2 との混合溶液により除去し、さらに、９０
０℃での酸素雰囲気中で加熱することにより、前記積層
ゲートの表面を覆うように膜厚が１５ｎｍ程度の後酸化
膜３０を形成する。この後、通常の工程により、ＥＥＰ
ＲＯＭセルのソース・ドレイン領域（図示せず）を形成
する。
た工程で形成されたフォトレジストパターンをＨ2 ＳＯ4
とＨ2 Ｏ2 との混合溶液により除去し、さらに、９０
０℃での酸素雰囲気中で加熱することにより、前記積層
ゲートの表面を覆うように膜厚が１５ｎｍ程度の後酸化
膜３０を形成する。この後、通常の工程により、ＥＥＰ
ＲＯＭセルのソース・ドレイン領域（図示せず）を形成
する。
【００４１】上記第２実施例のＥＥＰＲＯＭは、第１の
ゲート酸化膜２３上から前記素子分離領域上にわたって
形成された第１の多結晶シリコン膜３１に対して、メモ
リセル用の浮遊ゲート電極領域３１ａには第１導電型の
不純物が添加され、浮遊ゲート電極以外の絶縁領域３１
ｂには第２導電型の不純物が添加されている。
ゲート酸化膜２３上から前記素子分離領域上にわたって
形成された第１の多結晶シリコン膜３１に対して、メモ
リセル用の浮遊ゲート電極領域３１ａには第１導電型の
不純物が添加され、浮遊ゲート電極以外の絶縁領域３１
ｂには第２導電型の不純物が添加されている。
【００４２】従って、前記第１実施例と同様の効果が得
られるほか、第１実施例と比較して、スペーサ２５の形
成工程を省略できるのでプロセスが簡単になるという利
点がある。
られるほか、第１実施例と比較して、スペーサ２５の形
成工程を省略できるのでプロセスが簡単になるという利
点がある。
【００４３】
【発明の効果】上述したように本発明のＩＣによれば、
積層ゲート電極構造を有するメモリセルの浮遊ゲート電
極の複合絶縁膜の薄膜化を防止し、浮遊ゲート電極加工
端部での電界の集中を防止し、セル特性の改善を図るこ
とができる。
積層ゲート電極構造を有するメモリセルの浮遊ゲート電
極の複合絶縁膜の薄膜化を防止し、浮遊ゲート電極加工
端部での電界の集中を防止し、セル特性の改善を図るこ
とができる。
【図１】本発明の第１実施例に係るＥＥＰＲＯＭの製造
工程の一部における基板構造を示す断面図。
工程の一部における基板構造を示す断面図。
【図２】図１の工程に続く工程における基板構造を示す
断面図。
断面図。
【図３】従来の素子分離領域の形成工程における基板構
造を示す断面図。
造を示す断面図。
【図４】図３の工程に続く工程における基板構造を示す
断面図。
断面図。
【図５】従来のＥＥＰＲＯＭの製造工程における基板構
造を示す断面図。
造を示す断面図。
２１…シリコン基板、２２…素子分離領域（フィールド
酸化膜）、２３…第１のゲート絶縁膜（ゲート酸化
膜）、２４…第１の多結晶シリコン膜、２４ａ…浮遊ゲ
ート電極、２５…スペーサ、１９…複合絶縁膜、２９…
第３の多結晶シリコン膜（制御ゲート電極）、３０…後
酸化膜、３１…第１の多結晶シリコン膜、３１ａ…浮遊
ゲート電極領域、３１ｂ…絶縁領域。
酸化膜）、２３…第１のゲート絶縁膜（ゲート酸化
膜）、２４…第１の多結晶シリコン膜、２４ａ…浮遊ゲ
ート電極、２５…スペーサ、１９…複合絶縁膜、２９…
第３の多結晶シリコン膜（制御ゲート電極）、３０…後
酸化膜、３１…第１の多結晶シリコン膜、３１ａ…浮遊
ゲート電極領域、３１ｂ…絶縁領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04
Claims (2)
- 【請求項１】 半導体基板と、 この半導体基板の表面に選択的に形成された素子分離領
域と、 前記半導体基板の上記素子分離領域以外の素子形成領域
の表面上に形成された第１のゲート絶縁膜と、 この第１のゲート絶縁膜上から前記素子分離領域上にわ
たって形成され、第１導電型の不純物が添加された第１
の多結晶シリコン膜からなる不揮発性メモリセル用の浮
遊ゲート電極と、 この浮遊ゲート電極の前記素子分離領域上に位置する側
壁部に接するように形成され、前記第１導電型とは逆の
第２導電型の不純物が添加された第２の多結晶シリコン
膜からなるスペーサと、 このスペーサ上および前記浮遊ゲート電極上を覆うよう
に形成された第２のゲート絶縁膜と、 この第２のゲート絶縁膜上で前記浮遊ゲート電極に重な
ると共に前記素子分離領域上に延びる方向に連続的に形
成された前記不揮発性メモリセル用の制御ゲート電極と
を具備することを特徴とする半導体集積回路。 - 【請求項２】 半導体基板と、 この半導体基板の表面に選択的に形成された素子分離領
域と、 前記半導体基板の上記素子分離領域以外の素子形成領域
の表面上に形成された第１のゲート絶縁膜と、 この第１のゲート絶縁膜上から前記素子分離領域上にわ
たって形成され、不揮発性メモリセル用の浮遊ゲート電
極に対応する領域には第１導電型の不純物が添加され、
上記浮遊ゲート電極以外の領域には上記第１導電型とは
逆の第２導電型の不純物が添加された第１の多結晶シリ
コン膜と、 この第１の多結晶シリコン膜上を覆うように形成された
第２のゲート絶縁膜と、 この第２のゲート絶縁膜上で前記第１の多結晶シリコン
膜に重なるように形成された前記不揮発性メモリセル用
の制御ゲート電極とを具備することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065593A JPH07122662A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065593A JPH07122662A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122662A true JPH07122662A (ja) | 1995-05-12 |
Family
ID=17489118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27065593A Pending JPH07122662A (ja) | 1993-10-28 | 1993-10-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020044261A (ko) * | 2000-12-05 | 2002-06-15 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
-
1993
- 1993-10-28 JP JP27065593A patent/JPH07122662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020044261A (ko) * | 2000-12-05 | 2002-06-15 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
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