TWI237350B - Method of manufacturing a flash memory cell - Google Patents

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TWI237350B
TWI237350B TW091133036A TW91133036A TWI237350B TW I237350 B TWI237350 B TW I237350B TW 091133036 A TW091133036 A TW 091133036A TW 91133036 A TW91133036 A TW 91133036A TW I237350 B TWI237350 B TW I237350B
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Jum-Soo Kim
Sung-Mun Jung
Jung-Ryul Ahn
Young-Ki Shin
Young-Bok Lee
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Hynix Semiconductor Inc
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Description

1237350 ⑴ 玫 '發明說明 …〆 v ^ ^^ · (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖 · 發明領％ 曰 ） 本發明係有關於製造快閃記憶體單元之$法，詳細地， 係有關於开/成自我對準浮動閘極’可增力口快閃記憶體單元 之搞合比之方法。 先前技藝 通常，快閃記憶體單元使用淺溝渠隔絕（STI)法作為裝置 隔絶法。在使用光罩圖案化隔絕浮動閘極之過程期間，晶 圓之均一性是非常差，視光罩關鍵尺寸（CD)之變異而定。 另外’像記憶體單元之擦拭失敗等這些問題，則視輕合比 之變異而定。 另外，在較高集積度之設計中，在施行間隔Gi3微米以 下=間隔時’光罩製程更加困難。所以’將製造快閃記憶 體早几作為施行均一浮動閘極之重要因子’變得更加困難 。若浮動問極非均-地成形，麵合比的差會變的嚴重。所 以，在規劃及擦拭記憶體單元時，有可能對記憶體單元過 度擦拭。此對裝置特徵有反效果。產品的良率降低，成本 增加，由於光罩製程的增加。 本發明設計解決上述問題，本發明之目標在提供一種製 造快閃記憶體單元之方法，藉此可施行較小尺寸之裝置而 取得最大之浮動閘極耦合比，唁方法由 4方法中，將溝渠絕緣膜蝕 刻所希望之間隔’於形成用以嫂為：婆*，巨 、 取用以埋减溝渠之溝渠絕緣膜之 方法執行之前/之後，控制壁犧姓童界 土俄往虱化法，壁氧化法及溝渠 1237350
絕緣膜之清洗法而成。 為完成上述目標，本發明之製造快閃記憶體單元之方法 ，其特徵在於包含下列步驟，於半導體基板上形成一墊氧 化膜及一墊氮化物膜；於該半導體基板中形成一溝渠；於 整個結構上形成一溝渠絕緣膜，之後施行第一化學機械研 磨（CMP)法以隔絕該溝渠絕緣膜；去除該墊氮化物膜，藉此 該溝渠絕緣膜之給定部份突出；執行蝕刻法，將該溝渠絕 緣膜之突出部’姓刻一給定的寬度；於整個結構上，形成 第一多晶矽層，之後施行第二CMP法以形成一浮動閘極； 以及於整個結構上，形成一介電質膜及一第二多晶矽層’ 之後施行姓刻法以形成一控制閘極。 圖式之簡要說明 參考附圖’以下將解釋本發明之上述特徵及其他特性。 圖1 A至圖1L是快閃記憶體單元之剖面圖，用以說明本發 明製造快閃記憶體單元之較佳具體實施例。 較佳具體實施例之詳細說明 參考附圖，將藉由較佳具體實施例詳細說明本發明。 圖1A至圖1L是快閃記憶體單元之剖面圖，用以說明本發 明製造快閃記憶體單元之較佳具體實施例。 現參考圖1A，於半導體基板1〇上按序地形成墊氧化膜12 及墊氮化物膜14。 此時，以乾式或濕式氧化法，在溫度700至950°C的範圍 下，形成厚為70至200埃之墊氧化膜12，以防止半導體基板 10表面上的晶體缺陷或使該在表面處理或後續處理中形成 (3) (3)1237350 之墊氮化物膜14之應力較為緩和。另外，墊氮化物膜14以 LP-CVD法，形成的相對較厚，即2〇⑻至⑻埃。 參考圖1B，使用隔絕（JSO)光罩，執行STI法，蝕刻半導 體基板10之給定部份，包括墊氮化物膜14及墊氧化膜12。 所以溝木16形成，半導體基板1 〇之給定部份下陷。半導 體基板10被溝渠16分成主動區及非主動區（即中有溝渠形 成之區域）。主動區具‘W1，之關鍵尺寸（CD)，如所示。 此時溝渠16之内表面具大約6〇至85。之傾斜角⑷。在考 慮過序動閘極《第-多晶矽層(在後續的製程及蝕刻邊限 後續蝕刻製程中形成）之傾斜後，墊氮化物膜14具幾乎垂直 的厚度。 多考圖1匸，執行乾式或濕式氧化法之壁犧牲（SAC)氧化 耘序，以氧化溝渠16内表面上之石夕，如此形成犧牲氧化膜 18 〇 此時藉由乾式或濕式氧化法，在溫度7〇〇至1〇〇〇。(3下， 執行壁犧牲氧化程序，以補償溝渠16内表面上之蝕刻傷害 ’弄圓溝渠16之頂部之邊緣部份（即，接觸塾氧化膜之部份 ，並獲仵溝渠絕緣膜（即場氧化膜）及浮動閘極（在後續製程 中會^/成）間之重疊。此時，該壁犧牲氧化法包含控制氧化 時間，以便最佳化犧牲氧化膜18之厚度。 換a之’為使溝渠絕緣膜與浮動閘極間之重疊達到最大 犧牲氧化膜18之厚度至少需要150至300埃。為此，壁犧 牲氧化法包含將沈積目標之厚度設定至15〇埃至3〇〇埃。由 於此，犧牲氧化膜18具有150至300埃之厚度，主動區具有 χ23735〇
12’（冒2<\¥1)之關鍵尺寸（〇〇)。 同時，若不考慮溝渠絕緣膜與浮動閘極間之重疊，則控 制壁犧牲氧化法之沈積目標，將犧牲氧化膜丨8之厚度形成 至70至150埃。 參考圖1D,使用犧牲氧化膜is之厚度作為目標，執行清 洗法以去除該犧牲氧化膜18。接著，執行壁犧牲氧化法以 形成壁氧化膜2 0。 此時，使用沈積目標300至600埃厚及溫度800至1〇〇〇t之 濕氧化法，執行壁氧化程序，以便補償溝渠16内表面上之 姓刻傷害，並取得溝渠絕緣膜及浮動閘極間4〇至7〇% (即 300至700埃）之重疊。由於此，壁氧化膜2〇具有3〇〇至6〇〇埃 之厚度，主動區具有‘W3，（W3<W2)之關鍵尺寸（CD)。 同時，在考慮溝渠絕緣膜與浮動閘極間之重疊下，執行 去除犧牲氧化膜1 8之清洗法。通常使用稀釋的hf(DHF，HF 溶液以Ηβ稀釋比為5 0 : 1)或含有緩衝劑之氧化敍刻劑 (BOE ’混合比為1〇〇 : 1或3〇〇 : 1之HF及NH4F溶液）及SC -1 (以給定比例混合之ΝΗ4〇Η/Η202/Η20溶液）來執行清洗法 。另外，若不考慮溝渠絕緣膜與浮動閘極間之重疊，則調 整壁氧化法之沈積目標，形成具有100至2〇〇埃厚之壁氧化 膜20。 現參考圖1E，使用DCS(SiH2Cl2)作為基本氣體源之高溫 氧化物（HTO)，薄薄地沈積在整個結構上。之後，以高溫執 行細緻法，形成50至500埃厚之襯底氧化物膜22。 此時’在比氣體下，高溫900至1100°C下，執行細緻法20 1237350
至3 0分鐘。當由於襯底氧化物膜22及細緻底材而致餘刻阻 抗增加時，就有可能防止在STI時之壕溝產生及漏電流。此 時，在後續溝渠絕緣膜形成後，執行製作襯底氧化物膜22 細敏底材之細緻法。 現參考圖1F，於整個結構，執行使用高密度電漿（HDP) 氧化膜之沈積法，以便埋藏溝渠16。因此形成具厚度為4〇〇〇 至10000埃之溝渠絕緣膜24。此時，使用間隙充填法，執行 沈積溝渠絕緣膜24之沈積法，使此溝渠16之内表面上不會 發生小空洞。 現參考圖1G，以墊氮化物膜14為蝕刻擋止層，於整個結 構執行化學機械研磨（CMP)法，以研磨溝渠絕緣膜24。溝渠 絕緣膜24因此絕緣橫過墊氮化物膜14。此時，執行CMp法 ’以便不會過度蝕刻墊氮化物膜14。 接著’執行清洗法以便去除殘留在墊氮化物膜丨4表面上 之HDP氧化物膜。此時，控制清洗法以使溝渠絕緣膜24高 度Η的降低可至最小，不過度蝕刻溝渠絕緣膜24。 參考圖1Η，使用墊氧化膜12為蝕刻擋止，於整個結構執 行裸到法使用Η3Ρ〇4(碟酸）浸泡’以去除塾氮化物膜14。 於疋形成上結構有突出形狀之溝渠絕緣膜24。此時，執行 裸亲丨法’使溝渠絕緣膜24之高度Η變成1500至3000埃，從其 上表面算起。 現參考11，使用半導體基板10作為蝕刻擋止層，使用HF 冰掘’於整個結構執行清洗法。由於此，去除了塾氧化膜 12 ’及溝渠絕緣膜24之突出部亦遭蝕刻至具一給定之寬度 -10- 1237350
，具乳頭狀。此時，清洗法包含將該半導體基板1〇浸至内 含DHF或BOE之容器中，使用DI水清洗半導體基板1〇，將 半¥體基板1〇浸至内含％]之容器中以去除顆粒，使用 水清洗半導體基板1 〇，之後將之弄乾。 另外該’月洗法包含控制浸泡時間，即濕潤時間。不過 ’在本發明中，清洗法包含將墊氧化膜12之沈積厚度設定 成蝕刻厚度。所以，在清洗時，溝渠絕緣膜24被蝕刻成所 希望的厚度。所以有可能防止溝渠絕緣膜24中壕溝的產生 及最小化後續程序中之浮動閘極之間隔。換言之，壁氧化 斤化成之壁氧化膜2 〇及咼溫細緻法所精鍊形成之襯底氧 化膜22，對於作為清洗溶液之HF均有較溝渠絕緣膜為低 之蝕刻率。所以有可能防止·溝渠絕緣膜24中壕溝的產生及 將溝渠絕緣膜24蝕刻成所希望的厚度。 同時，若在考慮浮動閘極及溝渠絕緣膜24之重疊區域下 ，執行用以形成犧牲氧化膜18及壁氧化膜2〇之預處理，則 所執行之清洗法，為將浮動閘極與溝渠絕緣膜24之重疊區 域設定成100至300埃厚（或20至30%)。相反的，若在未考慮 犧牲氧化膜18及壁氧化膜20中浮動閘極及溝渠絕緣膜以之 重疊區域下，執行預處理，則所執行之清洗法，為將浮動 閑極與溝渠絕緣膜24之重疊區域設定成4〇〇至6〇〇埃厚。 換言之，有可能以調整壁犧牲氧化法，壁氧化法及清洗 法，將溝渠絕緣膜24蝕刻至給定寬度來控制浮動閘極之耦 合比。本發明中，不過，浮動閘極之耦合比首要地控制於 壁犧牲氧化法及壁氧化法。然後，浮動閘極之耦合比控制 -11- 1237350
⑺ 於溝渠絕緣膜24之清洗法，或浮動閘極之耦合比控制於蝕 刻溝渠絕緣膜24之清洗法，在壁犧牲氧化法及壁氧化法作 為一般法執行之後。換言之，在壁犧牲氧化法及壁氧化法 中，主動區之關鍵尺寸（CD)可藉調整氧化時間，降低至— 、、’口定的覓度。在溝渠絕緣膜24之清洗法中，藉調整浸泡時 間可控制溝渠絕緣膜24之乳突尺寸。 之後，執行主動區之屏幕氧化法，目的在於形成井之離 子佈植法，及控制臨界電壓之離子佈植法。於是形成屏幕 氧化膜26。接著，執行用以形成井之離子佈植法及用以控 制臨界電壓之離子佈植法，以在半導體基板1〇之主動區處 ，形成井區及雜質區（未顯示）。此時，因為屏幕氧化法的執 行，乃在溫度750至900。(：下，使用乾或濕式氧化方法，所 以，屏幕氧化膜26的厚度在30至1〇〇埃。 現參考圖1J，屏幕氧化膜26已遭清洗法而去除。之後，在 其原處則形成一隧道氧化膜28。此時，在溫度75〇至8〇〇。(：下 ，執行濕氧化法以形成隧道氧化膜28，之後使用N]，在溫 度900至910度下，執行回火20至30分鐘。所以，有可能使 半導體基板10之界面缺陷密度最小化。 另外移除屏幕乳化膜26之清洗法所使用的是dhf或 BOE溶液及SC-1。此時，調整浸泡時間以執行該清洗法。 所以，溝渠絕緣膜24之乳突尺寸為〇·〇5至〇15微米。另外， 浮動閘極與溝渠絕緣膜24之重疊區域變成6〇〇至8〇q埃，較 預處理（溝渠絕緣膜之清洗處理）之重疊區域增加1〇〇至3〇〇 埃0 -12- 1237350 ⑻ 、同時，可執行另一個非去除屏幕氧化膜26清洗法之清洗 法。所以，浮動閘極與溝渠絕緣膜24之重疊區域變成6〇〇 至1000埃厚。 接著，為防止電場因顆粒尺寸的最小化而集中，使用LP CVD法在溫度58〇至62〇。〇下，壓力範圍〇·ι至3托， 或SuH6及PH?氣體下，於整個結構執行沈積法。所以，形 成浮動閘極之第一多晶石夕層3 Q。 現參考1K，使用溝渠絕緣膜24之乳突作為蝕刻擋止層， 於整個結構執行CMP法，以研磨該第一多晶矽層3〇。第一 夕曰曰石夕層30因此隔絕於溝渠絕緣層24之突出部，形成浮動 問極32 °此時’浮動閘極32均一地形成之厚度為700至1200 埃0 此後’執行清洗法，將溝渠絕緣膜24突出於浮動閘極3 2 間之乳突狀姓刻至所希望之目標。浮動閘極32之表面區域 因此固定，顯著地增加搞合比。 參考圖1L，氧化物/氮化物/氧化物（Ονο)結構或氧化物/ 氮化物/氧化物/氮化物（QNON)結構之介電質膜34，形成於 整個結構上。此時，若是ΟΝΟ結構，則介電質膜34之上側 及下側之氧化膜形成35至80埃厚，使用的則是中有 DCS(SiH2Cl2)氣之ΗΤΟ，具有良好的内部份壓力及良好的時 間相依介電崩潰（TDDB)特徵及使用N20作為氣體源。此時 ，以LP-CVD法形成氧化物膜。此時，LP-CVD法包含裝載 半導體基板10，溫度在600至700 °C，在0.1至3托低壓下， 提高至溫度810至850°C。同樣，使用NH3及DCS作為反應氣 -13- 1237350
(9) 體’形成介電質膜34上、下側間之氮化物膜35至8〇埃厚。 此時’以LP - CVD法在溫度65〇至⑽代，低壓丨至3托下， 形成氮化物膜。 接著’執行回火程序以改良介電質膜34之品質及強化半 導體基板10上層之介面。此時，使用濕式氧化法執行回火 。根據裸矽晶圓即監控晶圓，將介電質膜34以此氧化成15〇 至300埃厚。此時，介電質膜之形成及回火程序之執行使它 們適順裝置特性。這些程序之執行幾乎沒有時間延遲，以 防止層之間有天然的氧化膜或雜質污染。 此後，按序地於整個結構上形成第二多晶矽層36，金屬 層38及硬遮罩40。此時，第二多晶矽層刊使用矽層，以 LP-CVD法沈積而形成7〇〇至2〇〇〇埃厚。金屬層“使用鎢形 成500至1〇〇〇埃厚。 如上提及，根據本發明，溝渠絕緣膜之壁犧牲氧化法， 壁f化法，及清洗法，這些均在形成溝渠絕緣膜間隙填滿 之刖/之後執行以便埋藏溝渠，執行它們以蝕刻溝渠絕緣膜 至所希望的間隔。所以，本發明之好處在於，彳固定浮動 開極之輕合比及可使裝置有較小之尺寸。 另外，根據本發明，不需使用傳統的光罩及蝕刻法即可 形成均-的浮動閘極。所以，可改良裝置依光I之關鍵尺 寸變動而有的不規則性。 本毛明亦只需ISO光罩法作為光罩程序，直到執行浮動 極形成法執行為止。所以，有可能改良裝置之良率及降/ 成本，藉由顯著的簡化包括三種光罩法之傳統法，扣 -14- (10) (10)1237350
光罩’關鍵光罩及浮動閘極之光罩。 附帶地，根據本發明，由於形成均一的浮動閘極，可最 小化耦合比。由於此，本發明可改良裝置特徵。 此外，本發明可輕易地應用在下—代高集積度之快閃記 憶體單元中。另外，藉由控制溝渠絕緣膜之高度及清洗法 之浸泡時間，可得到各種程序邊限。所以，有可能形成低 成本及高可靠度之裝置，使用傳統的設備及不使用額外複 雜之程序及高價設備。 本發明已參考特殊具體實施例及應用，說明完畢。習於 此藝人士及本發明之教導人士應知其他的修改及應用包含 於其範圍中。 所以’意圖以後附之申請專利範圍，涵蓋任何及所有的 此種於本發明範圍内之應用、修改及具體實施例。 圖式代表符號說明 10 半導體基板 12 墊氧化膜 14 墊氮化物膜 16 溝渠 18 犧牲氧化物 20 壁氧化膜 22 襯底氧化膜 24 溝渠絕緣膜 26 屏幕氧化膜 28 隧道氧化膜 -15- 1237350 ⑼
30 第一多晶矽層 32 浮動閘極 34 介電質層 36 第二多晶矽層 38 金屬層 40 硬遮罩
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Claims (1)

  1. !23735〇 拾、申請專爾範圍 1 · 一種製造快閃記憶體單元之方法，包含下列之步驟： 於半導體基板上形成一墊氧化膜及一墊氮化物膜； 於該半導體基板中形成一溝渠； 於整個結構上形成一溝渠絕緣膜，之後施行第一化學 機械研磨（CMP)法以隔絕該溝渠絕緣膜； 去除該墊氮化物膜，藉此使該溝渠絕緣膜之給定部份 突出； 執行#刻法’將該溝渠絕緣膜之突出部，钱刻一給定 的寬度； 於整個結構上，形成一第一多晶矽層，之後施行一第 一 CMP法以形成一浮動閘極；以及 於整個結構上，形成一介電質膜及一第二多晶矽層， 之後施行餘刻法以形成一控制閘極。 2.如申请專利範圍第1項之方法，其中該墊氧化膜以乾式 或濕式氧化法，在溫度範圍7〇〇至95〇艺下，形成7〇至2⑼ 埃厚，目的在於該半導體基板表面上之晶體缺陷之處理 或表面處理。 3·如申請專利範圍第1項之方法，其中該墊氮化物臈以 LP-CVD法’形成2〇〇〇至35〇〇埃厚。 4·如申凊專利範圍第1項之方法，其中該之溝渠内傾斜表 面具傾角60至85 ^ 。 5 ·如申凊專利範圍第1項之方法，另包含下列之步驟： 在形成該溝渠之後，使用壁犧牲氧化法，於該溝渠之
    1237350 内表面上形成一犧牲氧化膜； 去除該犧牲氧化膜並形成一壁氧化膜；以及 於該溝渠之内表面上，形成一襯底氧化膜。 6·如申請專利範圍第5項之方法，其中以乾式或濕式氧化 法，在溫度範圍700至l〇〇〇°C下，於該溝渠之内表面上 形成70至150埃厚之該犧牲氧化膜。 7·如申請專利範圍第5項之方法，其中以乾式或濕式氧化 法，在溫度範圍700至l〇〇〇°C下，於該溝渠之内表面上 形成150至300埃厚之該犧牲氧化膜。 8·如申請專利範圍第5項之方法，其中以濕式氧化法，在 溫度範圍800至looot：下，形成1〇〇至200埃厚之該壁氧 化膜。 9.如申請專利範圍第5項之方法，其中以濕式氧化法，在 溫度範圍800至looot：下，形成3〇〇至6〇〇埃厚該之壁氧 化膜。 10·如申請專職圍第5項之方法，其中使用Dcs作為基本氣 體源，沈積HTO，形成50至500埃厚之該襯底氧化膜， 之後於南溫施行細緻法。 U.如申請專利範圍第10項之方法’其中該細緻法在&大氣 下’於高溫範圍900至110代下，執行2〇至3〇分鐘。 A t申請專職圍㈣之方法，其中朗渠絕緣膜具歷 乳化膜，以用以埋藏該溝渠之間隙充填法，形成讎至 10000埃厚。 13.如申請專利範圍第！項之方法，另包含下列步驟：形成該 -2 - 1237350 溝渠絕緣膜，之後在吣大氣下，於高溫範圍9〇〇至11〇〇。(： 下，執行細緻法20至30分鐘。 14.如申請專利範圍第丨項之方法，其中執行該第一 CMp法 ’使用該墊氮化物作為一蝕刻埋藏層。 15·如申請專利範圍第1項之方法，其中該溝渠絕緣層之突 出部從墊氧化膜起，具高度約15〇〇至3〇〇〇埃。 16·如申請專利範圍第1項之方法，其中使用H3p〇4以蝕刻法 ，去除該墊氮化物膜。 17·如申請專利範圍第丨項之方法，其中藉由使用DHF* b〇e 及SC-1之清洗法執行用以蝕刻溝渠絕緣膜之突出部之 #刻法，控制浸泡時間.，如此使溝渠絕緣膜及浮動閘極 之重疊區域變成1〇〇至300埃厚。 18·如申請專利範圍第^員之方法，其中藉由使用DHF或b〇e 及S C -1之清洗法執行用以姓刻溝渠絕緣膜之突出部之 蝕刻法，控制浸泡時間，如此使溝渠絕緣膜及浮動閘極 之重疊區域變成400至600埃厚。 19 ·如申凊專利範圍第1項之方法，另包含下列步驟： 在第一多晶矽層形成之前，於該半導體基板之主動區 上，形成具30至100埃厚之屏幕氧化膜； 於該半導體基板上，施行用以形成井之離子佈植法及 用以控制臨界電壓之離子佈植法以形成井區及雜質區； 施行蝕刻法以去除該屏幕氧化膜；以及 在胍度範圍750至800C下，於該主動區上，施行濕氧 化法’之後施行退火法以形成一隨道氧化膜。 1237350 20 21. 22. 23. 24. 25. 26. •如申請專利範圍第19項之方法甘士#丄 * 貝之万法，其中猎由使用DHF或 BOE及SC-1之清洗法執行用 執订用以去除屏幕氧化膜之蝕刻 法，控制浸泡時間，如吐佶、、箬；巨π & + + 匕使溝木I巴緣膜突出部之大小變 成0.05至0.15微米。 如申請專利範圍第1 9項之方法 ”貝< 万法，其中猎由使用DHf或 B OE及S C-1之清洗法執行用本 机订用以去除该屏幕氧化膜之蝕 刻法，控制浸泡時間，如舲祐#，装$ ^ μ + J如此使该溝渠絕緣膜及浮動閘極 之重疊區域變成600至8〇〇埃厚。 如申凊專利#(L圍第19項之方法，其中使用N2，在溫度範_ 圍_至9HTC下，執行該退火法2G謂分鐘，以便最小 化θ亥半導體基板之界面缺陷密度。 如申响專利圍第19項之方法，另包含下列步驟，於執 订形成泫隧迢氧化膜之法後，執行用以將浮動閘極及溝 渠絕緣膜之重疊區域控制為6〇〇至1〇〇〇埃之清洗法。 如申凊專利範圍第1項之方法，其中以Lp_CVD&，形成 800至2000埃厚之該第一多晶矽層。 如申睛專利範圍第1項之方法，其中該第二CMp法包含 | 使用該溝渠絕緣膜之突出部作為蝕刻擋止層，研磨該第 一多晶矽層之給定部份，以便曝露該溝渠絕緣膜之突出 部。 如申請專利範圍第1項之方法，其中均勻地形成該浮動 閘極，厚度700至1200埃。 如申請專利範圍第1項之方法，其中該介電質膜形成具 有氧化物/氮化物/氧化物結構或氧化物/氮化物/氧化物/ -4- 27.
    1237350 氮化物結構。 28·如申請專利範圍第27項之方法，其中該ΟΝΟ包含： 使用ΗΤΟ，使用DCS(SiH2Cl2)&N20作為氣體源，形 成35至60埃厚之一第一氧化膜； 藉由LP-CVD法，使用NH3及DCS氣體作為反應氣體， 在溫度範圍650至800°C，1至3托低壓下，於該第一氧化 膜上，形成50至65埃厚之一氮化物膜；以及 使用HTO，使用沉咐出仰）及作為氣體源，在 該氮化物膜上，形成35至6〇埃厚之一第二氧化物膜。 29. 如中請專利範圍第旧之方法，其中該介電質膜根據裸 矽’氧化至150至300埃厚。 30. 如申請專利範圍第！項之方法，其中該第二多晶#且 有摻雜層’所具厚度在至2G晴。 I、 31. :申：專利範圍第〗項之方法，另包 成該第二多晶矽層 哪在形 /增之後，於整個結構上，形 至1000埃厚之一鎢層。 成/、有500
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
KR100426483B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6967241B2 (en) * 2002-09-06 2005-11-22 Genentech, Inc. Process for protein extraction
CN1316558C (zh) * 2003-08-19 2007-05-16 旺宏电子股份有限公司 缩小半导体组件的单元间距的方法
KR100537278B1 (ko) * 2003-09-05 2005-12-19 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100621621B1 (ko) 2003-12-19 2006-09-13 삼성전자주식회사 자기 정렬된 게이트 도전막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
KR100567530B1 (ko) * 2003-12-30 2006-04-03 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100609942B1 (ko) * 2004-01-09 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 셀의 제조 방법
US6991984B2 (en) * 2004-01-27 2006-01-31 Freescale Semiconductor, Inc. Method for forming a memory structure using a modified surface topography and structure thereof
TWI226683B (en) * 2004-02-10 2005-01-11 Powerchip Semiconductor Corp Method of fabricating a flash memory
CN1309055C (zh) * 2004-03-25 2007-04-04 力晶半导体股份有限公司 闪速存储器的制造方法
US7067388B1 (en) * 2004-04-07 2006-06-27 Spansion Llc Flash memory device and method of forming the same with improved gate breakdown and endurance
KR100539158B1 (ko) * 2004-04-20 2005-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트간 유전막 형성 방법
KR100539449B1 (ko) * 2004-07-12 2005-12-27 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100562153B1 (ko) * 2004-07-23 2006-03-17 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7396720B2 (en) * 2004-07-27 2008-07-08 Micron Technology, Inc. High coupling memory cell
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
DE102004043764B3 (de) 2004-09-10 2006-02-02 Adc Gmbh Anschlussmodul für die Telekommunikations- und Datentechnik
KR100603930B1 (ko) * 2004-11-16 2006-07-24 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
TW200625437A (en) * 2004-12-30 2006-07-16 Macronix Int Co Ltd Shallow trench isolation process of forming smooth edge angle by cleaning procedure
US7151042B2 (en) * 2005-02-02 2006-12-19 Macronix International Co., Ltd. Method of improving flash memory performance
KR100645195B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100607351B1 (ko) * 2005-03-10 2006-07-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100609524B1 (ko) * 2005-03-23 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 형성방법
KR100676598B1 (ko) 2005-04-01 2007-01-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
JP4250616B2 (ja) * 2005-05-13 2009-04-08 株式会社東芝 半導体集積回路装置及びその製造方法
KR100784083B1 (ko) * 2005-06-13 2007-12-10 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 형성방법
KR100719366B1 (ko) 2005-06-15 2007-05-17 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
KR100642384B1 (ko) 2005-09-15 2006-11-03 주식회사 하이닉스반도체 반도체 메모리소자의 트랜지스터 및 그 제조방법
KR100871982B1 (ko) * 2005-10-13 2008-12-03 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법
KR100684886B1 (ko) * 2005-11-03 2007-02-20 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
US7183162B1 (en) * 2005-11-21 2007-02-27 Intel Corporation Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method
KR100799056B1 (ko) * 2005-12-21 2008-01-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100763228B1 (ko) 2006-03-20 2007-10-04 삼성전자주식회사 비휘발성 반도체 메모리 소자의 제조 방법
KR100833444B1 (ko) * 2006-03-28 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100741467B1 (ko) * 2006-07-12 2007-07-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US7355239B1 (en) * 2006-08-31 2008-04-08 Promos Technologies Pte. Ltd. Fabrication of semiconductor device exhibiting reduced dielectric loss in isolation trenches
JP4446202B2 (ja) * 2006-09-22 2010-04-07 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
US8022466B2 (en) * 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
KR100885891B1 (ko) * 2007-04-30 2009-02-26 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR100895943B1 (ko) * 2007-07-04 2009-05-07 주식회사 동부하이텍 반도체 고전압 소자 제조 방법
KR100884984B1 (ko) * 2007-07-12 2009-02-23 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
KR100864935B1 (ko) * 2007-08-28 2008-10-23 주식회사 동부하이텍 반도체 소자의 소자 격리막 형성 방법
CN101439492B (zh) * 2007-11-21 2011-10-05 中芯国际集成电路制造(上海)有限公司 一种可提高抛光性能的多晶硅抛光方法
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
CN102569078B (zh) * 2010-12-16 2015-04-29 中芯国际集成电路制造(北京)有限公司 一种闪存单元形成方法
CN104752356B (zh) * 2013-12-25 2018-07-06 北京兆易创新科技股份有限公司 一种或非型闪存的浮栅的制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583583B2 (ja) * 1997-07-08 2004-11-04 株式会社東芝 半導体装置及びその製造方法
US5981356A (en) * 1997-07-28 1999-11-09 Integrated Device Technology, Inc. Isolation trenches with protected corners
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
JP4131896B2 (ja) * 2000-03-31 2008-08-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US6376877B1 (en) * 2000-02-24 2002-04-23 Advanced Micro Devices, Inc. Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor
US6448606B1 (en) * 2000-02-24 2002-09-10 Advanced Micro Devices, Inc. Semiconductor with increased gate coupling coefficient
FR2806834B1 (fr) * 2000-03-24 2003-09-12 St Microelectronics Sa Procede de formation de zone isolante
US6620681B1 (en) * 2000-09-08 2003-09-16 Samsung Electronics Co., Ltd. Semiconductor device having desired gate profile and method of making the same
KR20020044261A (ko) * 2000-12-05 2002-06-15 박종섭 플래쉬 메모리 셀의 제조 방법
JP4911826B2 (ja) * 2001-02-27 2012-04-04 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US6672870B2 (en) * 2001-03-20 2004-01-06 John G. Knapp Method and instrumentation for attaching dentures
US6391722B1 (en) * 2001-07-13 2002-05-21 Vanguard International Semiconductor Corporation Method of making nonvolatile memory having high capacitive coupling ratio
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
KR100426483B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
US6781189B2 (en) * 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI

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Publication number Publication date
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