KR20040045110A - 플래시 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 플로팅 게이트 전극을 고농도로 도핑된 폴리 실리콘막과 언도프트 비정질 실리콘막의 이중층 구조로 형성함으로써 터널 산화막과의 계면 사이에 그레인 사이즈가 최소화된 계면을 형성하고, 상기 언도프트 비정질 실리콘막의 상부에 선택적 MPS 그레인 성장공정을 실시하여 반구형의 다수의 MPS 박막을 형성함으로써 플로팅 게이트의 유효면적을 증가시켜 커플링비를 증가시킬 수 있는 플래시 메모리 소자 및 그 제조방법을 개시한다.
Description
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트의 유효면적을 증가시켜 커플링비를 증가시킬 수 있는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
플래시 메모리 셀(flash memory cell)은 소자분리(isolation) 공정으로 STI(Shallow Trench Isolation) 공정을 이용하여 구현하고 있다. 그러나, 마스크 패터닝(mask patterning)을 이용한 플로팅 게이트의 소자분리 공정시 마스크 임계 치수(Critical Dimension; CD)의 변화에 따라 웨이퍼 균일성(wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트의 구현이 용이하지 않으며, 커플링비(coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 동작시 페일(fail) 등의 문제가 발생하고 있다. 더욱이 고집적화되는 설계 특성상 0.13㎛ 이하의 작은 스페이스(space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 셀 제조 공정이 한층 더 어려워지고 있다.
플로팅 게이트가 균일하게 형성되지 않을 경우에는 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 동작시에 과소거(over erase) 등의 문제가 발생하여 소자 특성에 나쁜 영향을 미치고 있다. 또한, 마스크 공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다. 그리고, STI 또는 NS-LOCOS(Nitride-Spacer LOCal Oxidation of Silicon) 공정에서 공히 발생하는 모트(moat)(즉, 필드 산화막 주변의 액티브 영역이 후속 식각공정에 의해 움푹 패인 형태)로 인해 소자의 페일 등이 발생한다. 이에 따라, 고집적화되는 플래시 메모리 소자에 있어서 모트가 발생하지 않은 셀을 확보하여 커플링비를 높이는 것이 가장 중요한 문제로 대두되고 있다.
최근에는, 커플링비를 증가시키기 위한 일환으로 ONO(Oxide/Nitride/Oxide) 구조의 유전막의 두께를 얇게 형성하여 정전용량(capacitace)을 최대화시키려는 노력을 시행하고 있다. 그러나, 유전막의 두께를 얇게 형성할 경우에는 충전 손실(charge loss) 등과 같은 리텐션(retention) 특성이 저하되는 문제가 발생된다. 따라서, 플로팅 게이트의 유효 표면적을 증가시켜 커플링비를 증가시키는 방법에 대한 연구가 진행되고 있다. 그러나, 이러한 방법은 플로팅 게이트의 전표면을 요철화시키기 위한 폴리 실리콘막의 증착기술의 어려움, 요철화에 따른 그레인(grain)들의 파괴(broken), 인접한 메모리 셀 간의 브릿지(bridge) 유발 및 마스크공정/식각공정의 어려움 등의 다양한 문제 등이 유발되어 큰 성과를 거두지 못하고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 플로팅 게이트 전극을 고농도로 도핑된 폴리 실리콘막과 언도프트 비정질 실리콘막의 이중층 구조로 형성함으로써 터널 산화막과의 계면 사이에 그레인 사이즈가 최소화된 계면을 형성할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 플로팅 게이트 전극을 고농도로 도핑된 폴리 실리콘막과 언도프트 비정질 실리콘막의 이중층 구조로 증착한 후 상기 언도프트 비정질 실리콘막의 상부에 선택적 MPS(Metastable Poly Silicon) 그레인 성장공정을 실시하여 반구형의 다수의 돌출부를 형성함으로써 플로팅 게이트의 유효면적을 증가시켜 커플링비를 증가시킬 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 고농도로 도핑된 폴리 실리콘막으로 둘러싸인 언도프트 비정질 실리콘막에만 선택 MPS 그레인 성장공정을 실시하여 돌출부를 형성함으로써 플로팅 게이트 주변의 그레인의 성장을 억제하여 이 부위의 브릿지를 방지하고, 그레인 파괴를 최소화할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
도 1 내지 도 14는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 패드 산화막
106 : 패드 질화막 108 : 트렌치
110 : 희생 산화막 112 : 월 산화막
114 : 라이너 산화막 116 : HDP 산화막
116a : 니플 118 : VT 스크린 산화막
120 : 터널 산화막 122 : 제1 폴리 실리콘막
124 : 제2 폴리 실리콘막 126 : 플로팅 게이트
124a : MPS 박막 128 : 유전막
130 : 컨트롤 게이트 132 : 텅스텐 실리사이드층
본 발명의 일측면에 따르면, 반도체 기판에 형성된 소자 분리막과, 상기 소자 분리막을 통해 전기적으로 분리되고, 제1 폴리 실리콘막과 제2 폴리 실리콘막의 적층으로 이루어지되, 상기 제2 폴리 실리콘막은 상부면을 제외한 3면이 상기 제1 폴리 실리콘막으로 둘러싸이고, 상기 상부면이 다수의 돌출부를 가지는 플로팅 게이트와, 상기 플로팅 게이트의 상에 형성되되, 상기 제2 폴리 실리콘막의 돌출부들사이를 매립하도록 형성된 유전막와, 상기 유전막 상에 형성된 컨트롤 게이트와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 불순물 영역을 포함하는 플래시 메모리 소자의 제조방법.
본 발명의 또 다른 측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 전체 구조 상부에 소자 분리막용 산화막을 증착한 후 평탄화 공정을 실시하여 상기 패드 질화막을 노출시키는 단계와, 상기 패드 질화막 및 상기 패드 산화막을 제거하여 상기 소자 분리막용 산화막의 상부를 돌출시켜 상기 소자 분리막용 산화막의 상부에 니플을 형성하는 단계와, 전체 구조 상부에 제1 폴리 실리콘막 및 제2 폴리 실리콘막을 증착하는 단계와, 상기 제2 폴리 실리콘막 및 상기 제1 폴리 실리콘막을 평탄화하여 상기 소자 분리막용 산화막의 니플에 의해 전기적으로 고립된 플로팅 게이트를 형성하는 단계와, 선택적 MPS 그레인 성장공정을 실시하여 상기 제2 폴리 실리콘막의 상에 다수의 MPS 박막을 형성하는 단계와, 전체 구조 상부에 유전막 및 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 14는 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 구조를 설명하기 위하여 도시한 단면도이다.
도 14를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀은 플로팅 게이트(126), 유전막(128) 및 컨트롤 게이트(130)를 포함한다. 플로팅 게이트(126)는 SAFG(Self Aligned Floating Gate) 공정으로 형성하되, 최하층에 형성된 폴리 실리콘막(이하, '제1 폴리 실리콘막'이라 함)(122)과, 3면이 제1 폴리 실리콘막(122)에 둘러싸이고 상부에는 버블(bubble), 요철 또는 반구형의 다수의 돌출부(124a)를 포함하는 폴리 실리콘막(이하, '제2 폴리 실리콘막'이라 함)(124)을 포함한다. 유전막(128)은 커플링비를 높이기 위하여 상기 제2 폴리 실리콘막(124)의 돌출부(124a)들 간의 간격을 모두 매립하도록 형성된다. 컨트롤 게이트(130)는 도프트 폴리 실리콘막 및 언도프트 폴리 실리콘막 중 적어도 하나의 층을 포함한다.
도 1 내지 도 14는 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 14에서 도시된 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소(member)를 가리킨다.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바람직하다.
이어서, 반도체 기판(102) 상에 패드 산화막(104)과 패드 질화막(106)을 순차적으로 형성한다. 이때, 패드 산화막(104)은 반도체 기판(102)의 상부 표면의 결정 결함 및 표면 처리를 위하여 750 내지 1000℃의 온도범위 내에서 건식 또는 습식산화방식을 이용한 산화공정을 실시하여 70 내지 100Å의 두께범위 내로 형성한다. 패드 질화막(106)은 패드 산화막(104) 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 실시하여 2000 내지 3000Å의 두께로 형성한다.
도 2를 참조하면, 소자분리 마스크를 이용한 STI 공정을 실시하여 패드 질화막(106), 패드 산화막(104)을 포함한 반도체 기판(102)의 일부를 식각하여 트렌치(108)를 형성한다. 이로써, 반도체 기판(102)은 액티브 영역과 필드영역(즉, 트렌치 형성영역)으로 분리된다. 이때, STI 공정은 트렌치(108)의 내부 경사면이 80 내지 90°정도의 경사각(α)을 가지고, 패드 질화막(106)의 패턴 부위가 거의 수직한 프로파일(profile)을 갖도록 공정조건을 적절히 조절하여 실시하는 것이 바람직하다.
도 3을 참조하면, 도 2에서 STI 공정후 트렌치(108)의 내측벽의 손상을 보상하고, 트렌치(108)의 상부 코너(top corner)의 라운딩(rounding) 처리와 액티브 영역의 'CD'를 감소시키기 위하여 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 산화방식으로 실시한다. 이로써, 트렌치(108)의 내부면에는 희생 산화막(110)이 형성된다. 이때, 상기 월 희생 산화공정은 증착타겟을 100 내지 300Å의 두께범위 내로 설정하여 1000 내지 1150℃의 온도범위 내에서 건식산화방식으로 실시하는 것이 바람직하다.
도 4를 참조하면, 도 3에서 트렌치(108)의 내부면에 형성된 희생 산화막(110)을 제거하기 위하여 전처리 세정공정을 실시할 수도 있다. 이때, 전처리 세정공정으로는 도 1에서 설명한 전처리 세정공정과 동일한 방법으로 실시하여도 무방하다.
이어서, 모트를 방지하기 위한 일환으로, 도 1에서 형성된 패드 산화막(104)의 두께를 어느 정도 증가시켜 후속 HF 용액을 이용한 고밀도 플라즈마(High Density Plasam; 이하 'HDP'라 함) 산화막(도 8의 '116' 참조)의 니플(nipple; 116a)을 형성하기 위한 식각공정시에 균일한 식각공정을 진행하도록 하기 위하여 월 산화공정을 습식산화방식으로 실시할 수도 있다. 이로써, 트렌치(108)의 내부면에는 월 산화막(112)이 형성된다. 이때, 월 산화공정은 증착타겟을 300 내지 450Å의 두께범위 내로 설정하여 750 내지 850℃의 온도범위 내에서 습식산화방식으로 실시하는 것이 바람직하다.
도 5를 참조하면, HDP 산화막(116)과 트렌치(108) 부위의 부착력(adhesion)을 강화하고, 후속 공정에 따른 모트를 방지하기 위한 일환으로, 트렌치(108)를 포함한 전체 구조 상부에 라이너 산화막(liner oxide; 114)을 형성한다. 라이너 산화막(114)은 DCS(SiH2Cl2)를 소오스로 하는 고온 산화막(High Temperature Oxide; 이하, 'HTO'라 함)을 이용하여 100 내지 120Å의 두께범위 내로 형성하는 것이 바람직하다.
이어서, 라이너 산화막(114)에 대하여 1000 내지 1100℃의 온도범위 내에서 질소(N2) 분위기로 20 내지 30분 동안 치밀화 공정을 실시한다. 이때, 치밀화 공정은 라이너 산화막(114)의 조직을 치밀하게 하여 후속 식각공정시 식각 저항성을 높혀 모트의 형성을 억제함과 아울러 누설 전류(leakage current)를 방지하기 위하여 실시한다.
도 6 및 도 7을 참조하면, 트렌치(108)의 내부에 보이드(void)가 발생하지 않도록 5000 내지 10000Å의 두께로 갭 필링(gap filling)시켜 HDP 산화막(116)을 증착한다.
이어서, 패드 질화막(106)을 정지층(stop layer)으로 이용한 평탄화공정을 실시하여 HDP 산화막(116)을 평탄화한다. 이때, 평탄화공정은 화학적 기계적 연마(Chemical Mechanical Polihing; 이하, 'CMP'라 함) 방식으로 실시하는 것이 바람직하다.
이어서, 패드 질화막(106)의 상에 잔재하는 HDP 산화막(106)을 제거하기 위하여 BOE 또는 HF를 이용한 세정공정을 실시할 수도 있다. 이때, 세정공정은 패드 질화막(106) 사이에 갭 필링된 HDP 산화막(106)의 높이가 감소되지 않도록 실시하는 것이 바람직하다.
도 8을 참조하면, 패드 산화막(104)을 식각 정지층으로 이용한 세정공정을 실시하여 패드 산화막(104)이 노출될 때까지 패드 질화막(106)을 제거한다. 이로써, HDP 산화막(116)은 상부가 돌출되어 니플(116a) 형태를 갖게 된다. 이때, 세정공정은 인산(H3PO4)을 이용하는 것이 바람직하다. 한편, 니플(116a)의 높이는 패드 산화막(104)을 기준으로 하여 1200 내지 2000Å의 높이를 갖도록 하는 것이 바람직하다.
도 9를 참조하면, 전(前) 공정에서 여러번 실시되는 산화공정, 예컨대 월 희생 산화공정 및 월 산화공정 등에 의해 두께가 증가된 패드 산화막(104)을 제거하거나, 일정 두께로 감소시켜 후속 스크린 산화막으로 이용하기 위하여 반도체 기판(102)의 상부면을 식각 정지층으로 이용한 세정공정을 실시한다. 이로써, 패드 산화막(104)이 제거되거나, 일정 두께로 감소되어 잔류된다. 또한, 니플(116a)의 양측벽 및 상부면이 식각되어 그 높이와 폭이 일정 크기로 감소된다. 이때, 세정공정은 도 1에서 설명한 바와 같이 DHF와 SC-1을 이용하여 실시하되, 모트가 발생하지 않도록 실시하는 것이 바람직하다.
이어서, 웰(well) 형성 및 문턱전압(Threshold Voltage; VT) 이온주입공정을 위하여 반도체 기판(102)의 액티브 영역에 문턱전압 스크린 산화막(이하, 'VT 스크린 산화막'이라함)(118)을 형성한다. 이때, VT 스크린 산화막(118)은 증착타겟을 50 내지 70Å의 두께로 750 내지 900℃의 온도범위 내에서 습식 또는 건식산화방식으로 형성한다.
이어서, 전체 구조 상부에 웰 이온주입공정과 문턱전압 이온주입공정을 실시하여 반도체 기판(102)의 액티브 영역에 웰 영역(미도시)과 불순물 영역(미도시)을 형성한다. 그런 다음, DHF와 SC-1을 이용한 세정공정을 실시하여 VT 스크린 산화막(118)을 제거할 수도 있다.
도 10을 참조하면, 도 9에서 제거된 VT 스크린 산화막(118) 부위에 750 내지 800℃의 온도범위 내에서 습식산화방식으로 산화공정을 실시하여 터널 산화막(120)을 형성한다. 그런 다음, 900 내지 910℃의 온도범위 내에서 질소 분위기로 20 내지 30분 동안 어닐공정을 실시하여 반도체 기판(102)의 계면의 결함밀도를 최소화시킬 수 있다.
이어서, 전체 구조 상부에 LPCVD 방식으로 증착공정을 실시하여 제1 폴리 실리콘막(122)을 형성한다. 이때, LPCVD 방식은 SiH4또는 Si2H6와 PH3가스를 이용하고, 580 내지 620℃의 온도범위 내에서 0.1 내지 3Torr의 낮은 압력으로 실시한다. 이로써, 그레인 사이즈(size)가 최소화된 제1 폴리 실리콘막(122)을 형성한다. 한편, 제1 폴리 실리콘막(122)은 1500 내지 2000Å의 두께로 형성한다. 그런 다음, 제1 폴리 실리콘막(122)에 인(P) 농도를 3.0E20 내지 6.0E20 atoms/cc 정도로 주입하여 고도핑 레벨(high doping level)을 부여한다.
도 11을 참조하면, 제1 폴리 실리콘막(122)의 상에 제2 폴리 실리콘막(124)을 증착한다. 이때, 제2 폴리 실리콘막(124)은 언도프트(undoped) 비정질 실리콘막을 이용하여 LPCVD 방식으로 500 내지 1500Å의 두께로 증착한다. 한편, LPCVD 방식은 SiH4또는 Si2H6가스를 이용하여 480 내지 530℃의 온도범위 내에서 0.1 내지 3Torr의 낮은 압력으로 실시하는 것이 바람직하다.
도 12를 참조하면, 전체 구조 상부에 대하여 평탄화공정을 실시하여 플로팅 게이트(126)를 형성한다. 이때, 평탄화공정은 CMP 방식으로 실시하되, HDP 산화막(116)의 니플(116a)의 상부가 노출되도록 실시한다. 이로써, 제2 폴리 실리콘막(124) 및 제1 폴리 실리콘막(122)이 연마되어 니플(116a)을 경계로 하여 고립된 이중층 구조의 플로팅 게이트(126)가 형성된다. 즉, 제1 폴리 실리콘막(122)은 제2 폴리 실리콘막(124)의 3면을 모두 감싸도록 패터닝되고, 제2 폴리 실리콘막(124)의 상부면 만이 노출된다. 이때, 제2 폴리 실리콘막(124)은 제1 폴리 실리콘막(122)의 내에서 1000 내지 1400Å의 두께로 잔류하도록 하는 것이 바람직하다.
도 13을 참조하면, 선택적(selective) 준안정 폴리 실리콘(Metastable Poly Silicon; 이하, 'MPS'라 함) 그레인 성장공정을 실시하여 제2 폴리 실리콘막(124)의 그레인을 성장시켜 대략 버블(bubble), 요철 또는 반구형의 다수의 돌출부(이하, 'MPS 박막'이라 함)(124a)를 형성한다. 이때, MPS 박막(124a)들 간에는 일정한 간격(10)을 두고 서로 이격된다.
선택적 MPS 그레인 성장공정은 적어도 2개의 챔버(chamber)를 이용하여 고주파 전력(Radio Frequency power; RF)의 사용이 가능한 싱글 웨이퍼 타입(single wafer type)의 CVD 장비를 이용하여 실시할 수도 있다. 한편, 선택적 MPS 그레인성장공정은 550 내지 560℃의 온도범위로 유지되는 MPS 전용장비 내로 웨이퍼를 로딩시킨 후, 일정 온도로 웨이퍼를 가열(heat up) 시키고, 10 내지 100sccm 정도의 소량의 SiH4또는 Si2H6와 같은 실리콘 소오스 가스를 MPS 전용장비 내로 주입시키는 과정으로 이루어진다. 이로써, 제1 폴리 실리콘막(122)과 반도체 기판(102)의 표면에 비해 선택비가 뛰어난 언도프트 비정질 실리콘막으로 형성되는 제2 폴리 실리콘막(124)의 상부 표면에 시드(seed)가 형성되거나, 제2 폴리 실리콘막(124) 내에 이미 존재하는 결정질 실리콘 그레인이 성장된다. 그런 다음, 일정시간 어닐링(annealing) 공정을 실시하여 실리콘 원자(Si atom)의 이동시간( time)을 최소화시켜 원하는 밀도(density)와 크기를 가지는 그레인 성장을 촉진시킴으로써 돌출부(124a)가 형성된다.
한편, 선택적 MPS 그레인 성장공정을 실시하기전에 PIRANHA(H2SO4/H2O2)와 DHF를 이용한 전처리 세정공정을 실시하여 제2 폴리 실리콘막(124)의 상부 표면에 잔재하는 자연 산화막 및 유기물질(polymer) 등을 제거하여 순수한 비정질 실리콘 박막표면을 확보하는 것이 바람직하다. 이 전처리 세정공정에 의해 HDP 산화막(116)의 니플(116a)이 일정 적정 두께로 제거됨으로써 소자 분리막이 형성된다.
도 14를 참조하면, HDP 산화막(116)의 니플(116a)을 적정 두께로 제거하기 위하여 전체 구조 상부에 대하여 전처리 세정공정을 실시할 수도 있다. 이때, 전처리 세정공정은 HF 또는 BOE를 이용하여 실시하는 것이 바람직하다. 전처리 세정공정을 통해 플로팅 게이트(126)의 표면적을 확보함으로써 커플링비를 증가시킬 수 있다.
이어서, 전체 구조 상부에 ONO(SiO2/Si3N4/SiO2) 구조의 유전막(128)을 형성한다. 이때, 유전막(128)은 제2 폴리 실리콘막(124)의 돌출부(124a)들 간의 간격(10)을 매립하도록 형성하는 것이 바람직하다. 또한, 플로팅 게이트(126)들 사이로 노출되는 니플(116a)의 상부표면과, 플로팅 게이트(126)의 외측벽 상에도 형성되도록 하는 것이 바람직하다. 한편, 유전막(128)의 최하층 및 최상층을 이루는 산화막은 35 내지 70Å의 두께로 형성하되, 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO를 이용하여 형성한다. 유전막(128)의 중간층을 이루는 질화막은 50 내지 70Å의 두께로 형성하되, 반응기체로 NH3와 DCS(SiH2Cl2) 가스를 이용하여 1 내지 3Torr 이하의 낮은 압력하에서 650 내지 800℃의 온도에서 LPCVD 방식의 증착공정을 이용하여 형성한다.
이어서, 유전막(128)의 질(quality)을 향상시키고, 각 층들(ONO) 간의 인터페이스(interface)를 강화시키기 위하여 습식산화방식으로 750 내지 800℃의 온도범위 내에서 스팀 어닐(steam anneal) 공정을 실시할 수도 있다. 이때, 스팀 어닐 공정은 유전막(128)의 증착공정과의 지연시간이 수시간 이내에 지연시간없이(no time delay) 진행하여 자연 산화막 또는 불순물에 의한 오염을 예방하는 것이 바람직하다. 한편, 스팀 어닐 공정에 의해 유전막(128)은 베어 실리콘 웨이퍼(bare Siwafer), 즉 모니터링 웨이퍼(monitoring wafer) 기준으로 약 150 내지 300Å의 두께로 산화된다.
이어서, 전체 구조 상부에 폴리 실리콘막을 증착하여 컨트롤 게이트(130)를 형성한 후 그 상부에 텅스텐 실리사이드층(WSix; 132)을 형성한다. 이때, 컨트롤 게이트(130)는 HDP 산화막(116)의 니플(116a) 상에 증착된 유전막(128)의 보이드를 완전히 매립하도록 형성하는 것이 바람직하다. 또한, 컨트롤 게이트(130)는 도프트 폴리 실리콘막 또는 언도프트 폴리 실리콘막의 단일층으로 형성되거나. 이 들의 적층 구조로 형성될 수도 있다. 한편, 텅스텐 실리사이드층(WSix; 132)은 종래의 방법과 동일한 방법으로 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 플로팅 게이트 전극을 고농도로 도핑된 폴리 실리콘막과 언도프트 비정질 실리콘막의 이중층 구조로 형성함으로써 터널 산화막과의 계면 사이에 그레인 사이즈가 최소화된 계면을 형성하는 것이 가능하다.
또한, 본 발명에서는 플로팅 게이트 전극을 고농도로 도핑된 폴리 실리콘막과 언도프트 비정질 실리콘막의 이중층 구조로 증착한 후 상기 언도프트 비정질 실리콘막의 상부에 선택적 MPS 그레인 성장공정을 실시하여 반구형의 다수의 MPS 박막을 형성함으로써 플로팅 게이트의 유효면적을 증가시켜 커플링비를 증가시킬 수 있다.
또한, 본 발명에서는 고농도로 도핑된 폴리 실리콘막으로 둘러싸인 언도프트 비정질 실리콘막에만 선택 MPS 그레인 성장공정을 실시하여 MPS 박막을 형성함으로써 플로팅 게이트 주변의 그레인의 성장을 억제하여 이 부위의 브릿지를 방지하고, 그레인 파괴를 최소화할 수 있다. 또한, 커플링비의 증가에 따라 유전막의 두께를 상향조정할 수 있어 리텐션 특성을 개선시킬 수 있다.
또한, 본 발명에서는 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 이용하여 응용 및 적용하여 발명을 구현함으로써 저비용과 고신뢰성을 가지는 소자를 형성할 수 있다.
Claims (13)
- 반도체 기판에 형성된 소자 분리막;상기 소자 분리막을 통해 전기적으로 분리되고, 제1 폴리 실리콘막과 제2 폴리 실리콘막의 적층으로 이루어지되, 상기 제2 폴리 실리콘막은 상부면을 제외한 3면이 상기 제1 폴리 실리콘막으로 둘러싸이고, 상기 상부면이 다수의 돌출부를 가지는 플로팅 게이트;상기 플로팅 게이트의 상에 형성되되, 상기 제2 폴리 실리콘막의 돌출부들 사이를 매립하도록 형성된 유전막;상기 유전막 상에 형성된 컨트롤 게이트 ; 및상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 불순물 영역을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 돌출부는 버블형태, 요철 또는 반구형 구조로 이루어진 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제1 폴리 실리콘막은 도프트 폴리 실리콘막으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제2 폴리 실리콘막은 언도프트 비정질 실리콘막으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
- (a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계;(b) 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;(c) 전체 구조 상부에 소자 분리막용 산화막을 증착한 후 평탄화 공정을 실시하여 상기 패드 질화막을 노출시키는 단계;(d) 상기 패드 질화막 및 상기 패드 산화막을 제거하여 상기 소자 분리막용 산화막의 상부를 돌출시켜 상기 소자 분리막용 산화막의 상부에 니플을 형성하는 단계;(e) 전체 구조 상부에 제1 폴리 실리콘막 및 제2 폴리 실리콘막을 증착하는 단계;(f) 상기 제2 폴리 실리콘막 및 상기 제1 폴리 실리콘막을 평탄화하여 상기소자 분리막용 산화막의 니플에 의해 전기적으로 고립된 플로팅 게이트를 형성하는 단계;(g) 선택적 MPS 그레인 성장공정을 실시하여 상기 제2 폴리 실리콘막의 상에 다수의 MPS 박막을 형성하는 단계; 및(h) 전체 구조 상부에 유전막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 MPS 박막은 버블, 요철 또는 반구형 구조로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 선택적 MPS 그레인 성장공정은 적어도 2개의 챔버를 이용하여 고주파 전력의 사용이 가능한 싱글 웨이퍼 타입의 CVD 장비를 이용하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 선택적 MPS 그레인 성장공정은 550 내지 560℃의 온도범위로 유지되는 MPS 장비 내로 상기 반도체 기판을 로딩시킨 후, 상기 반도체 기판을 가열 시킨 상태에서 10 내지 100sccm 정도의 소량의 SiH4또는 Si2H6의 실리콘 소오스 가스를 상기 MPS 장비 내로 주입시키는 과정으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 제1 폴리 실리콘막은 LPCVD 방식으로 증착공정으로 형성하되, 상기 LPCVD 방식은 SiH4또는 Si2H6와 PH3가스를 이용하고, 580 내지 620℃의 온도범위 내에서 0.1 내지 3Torr의 낮은 압력으로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 제1 폴리 실리콘막은 인이 3.0E20 내지 6.0E20 atoms/cc 정도로 도핑되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 제2 폴리 실리콘막은 언도프트 비정질 실리콘막을 이용하여 LPCVD 방식으로 형성하되, 상기 LPCVD 방식은 SiH4또는 Si2H6가스를 이용하여 480 내지 530℃의 온도범위 내에서 0.1 내지 3Torr의 낮은 압력으로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 제2 폴리 실리콘막은 상부면을 제외한 3면이 상기 제1 폴리 실리콘막에 둘러싸이도록 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 (f)단계와 상기 (g)단계 사이에 PIRANHA(H2SO4/H2O2)와 DHF를 이용한 전처리 세정공정을 실시하여 상기 제2 폴리 실리콘막의 상부 표면에 잔재하는 자연 산화막 및 유기물질을 제거하여 순수한 비정질 실리콘 박막을 확보하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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