KR20040003892A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판의 실리콘에 비해 산화율이 높은 아세닉(As) 이온이 주입된 버퍼폴리실리콘막을 형성한 후 산화공정을 실시하여 후속 STI(Shallow Trench Isolation) 공정시 형성될 소자분리막의 상부의 모서리부위에 버즈비크(Bird's beak)의 형태를 가지는 산화막을 형성하여 모트(Moat)가 발생하지 않은 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer in semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 플래시 메모리 소자에서 STI(Shallow Trench Isolation) 공정시, 소자분리막 상부의 모서리 가장자리 부위에서의 모트(Moat) 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자(Flash memory device)은 소자분리공정으로 STI(Shallow Trench Isolation)공정을 이용하여 구현하고 있는데, 마스크 패터닝(Mask patterning)을 이용한 플로팅게이트의 아이솔레이션(Isolation)공정시 마스크 임계치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 패일(Fail) 등의 문제가 발생하고 있다.
더욱이, 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래쉬 메모리 셀 제조 공정이 한층 더 어려워지고 있다. 또한, 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거시에 과소거(Over erase)등의 문제가 발생함으로써 소자 특성에 나쁜 영향을 미치고 있으며, 마스크 공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다.
이에 따라, 0.13㎛ 테크놀로지(Technology) 플래쉬 메모리 소자에서는 플로팅게이트용 마스크공정 및 식각공정을 진행하지 않고 자기정렬(Self aligned)방식으로 플로팅게이트를 형성하고 있다. 그러나, 자기정렬방식에서는, 소자분리막을 고립시키기 위한 화학적기계적연마(Chemical Mechanical Polishing; CMP)방식을 이용한 평탄화공정후, 후속공정으로 실시되는 스크린산화막(Screen oxide) 세정공정 및 패드산화막(Pad oxide) 세정공정시 소자분리막으로 사용되는 HDP(High Density Plasma) 산화막의 상부 모서리 가장자리가 딥 아웃(Dip out)되어, 이 부위에서 모트(Moat)가 생성되게 된다. 이런 현상으로 인해 후속공정에서 게이트산화막이 얇아지게 되고, 전계집중으로 인한 게이트 산화막의 신뢰성이 감소하여 전체적인 소자특성의 열화를 가져온다. 따라서, 고집적화되는 플래쉬 소자에 있어서 모트가 발생하지 않은 셀을 확보하여 커플링비를 높이는 것이 가장 중요한 문제로 대두되고 있다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, STI(Shallow Trench Isolation) 공정시, 소자분리막 상부의 모서리 가장자리 부위에서의 모트(Moat) 발생을 억제할 수 있는 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 10a 내지 도 10d는 아세닉 이온주입공정의 공정조건에 따른 버퍼폴리실리콘막의 산화정도를 나타낸 비교 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 패드산화막
106 :버퍼폴리실리콘막 108 : 패드질화막
110 : 트렌치 112 : 월산화막
114 : HDP산화막 116 : 소자분리막
118 : 터널산화막 120 : 폴리실리콘층
본 발명에서는, 반도체 기판 상에 패드산화막을 형성하는 단계와, 상기 패드산화막 상에 버퍼폴리실리콘막을 형성하는 단계와, 아세닉 이온을 이용한 이온주입공정을 실시하여 상기 버퍼폴리실리콘막에 아세닉 이온을 주입시키는 단계와, 상기 아세닉 이온이 주입된 버퍼폴리실리콘막 상에 패드질화막을 형성하는 단계와, 상기 패드질화막, 상기 아세닉 이온이 주입된 버퍼폴리실리콘막, 상기 패드산화막 및 상기 반도체 기판을 순차적으로 식각하여 트렌치를 형성하는 단계와, 상기 아세닉 이온이 주입된 버퍼폴리실리콘막과 상기 반도체 기판의 산화율에 의해 상기 트렌치의 상부의 모서리부위에서 버즈비크 형태의 산화막이 형성되도록, 상기 트렌치의 내부면에 대하여 산화공정을 실시하여 월산화막을 형성하는 단계와, 상기 트렌치를 매립하도록 고립된 소자분리막을 형성하는 단계를 포함하는 소자분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 9는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 그 설명의 편의를 위해 플로팅게이트 형성공정까지만 설명하기로 한다.
도 1을 참조하면, 전처리세정공정(Precleanning)에 의해 세정된 반도체기판(102)을 제공한다. 전처리세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후, SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정하는 것이 바람직하다.
상기와 같이, 전처리세정공정에 의해 세정된 반도체 기판(102) 상에 패드산화막(104)을 형성한다. 이때, 패드산화막(104)은 반도체 기판(102)의 상부표면의 결정결함 또는 표면처리를 위하여, 750 내지 800℃의 온도범위에서 건식 또는 습식산화방식으로 산화공정을 실시하여 70 내지 100Å의 두께로 형성하는 것이 바람직하다.
이어서, 패드산화막(104) 상에 버퍼폴리실리콘막(Buffer poly Si; 106)을 증착한다. 이때, 버퍼폴리실리콘막(106)은 LPCVD(Low Pressure Chemical Vapor Deposition)방식으로 증착공정을 실시하여 300 내지 700Å의 두께로 형성하는 것이 바람직하다. LPCVD방식은 SiH4또는 Si2H6가스를 소오스가스(Source gas)로 이용하고, 560 내지 620℃의 온도범위로, 0.1 내지 3Torr의 압력범위에서 실시하는 것이 바람직하다.
도 2를 참조하면, 버퍼폴리실리콘막(106)의 산화를 돕기 위하여, 즉 일반의 폴리실리콘막보다 산화되는 정도가 3 내지 5배 정도로 크게 하기 위하여, 버퍼폴리실리콘막(106)에 대하여 아세닉(Arsenic; As) 이온주입공정(Ion implantation)을 실시한다. 아세닉 이온주입공정은, 마스크없이 블랭켓(Blanket)으로 전체 구조 상부면에 대하여 골고루 주입하는 것이 바람직하며, 특히 아세닉 도즈량(Dose)은 5E14 내지 5E15cm-2의 범위로 조정하고, 이온주입에너지는 5 내지 30KeV범위로 조정하여 Rp점이 버퍼폴리실리콘막(106)의 벌크(Bulk) 내에서 이루어지도록 하는 것이 바람직하다.
상기에서, 설명한 아세닉 이온주입공정에 따라 버퍼폴리실리콘막(106)의 산화정도가 달라지게 되는데, 이를 도 10a 내지 도 10d에 도시된 비교 그래프들을 통해 설명하면 다음과 같다.
도 10a는 아세닉 이온주입공정의 공정조건으로, 아세닉 도즈량을 3E15cm-2(즉, 3E15ions/cm2)로 하고, 이온주입에너지를 20KeV 또는 30KeV로 하여 실시한 후, 후속 산화공정을 30Å의 타겟(Target)(즉, 모니터링 웨이퍼 기준)으로 850℃의 온도범위에서 실시할 경우의 버퍼폴리실리콘막(106)의 산화정도를 나타낸 그래프이다.
도 10b는 아세닉 이온주입공정의 공정조건으로, 아세닉 도즈량을 2E15cm-2로 하고, 이온주입에너지를 20KeV 또는 30KeV로 하여 실시한 후, 후속 산화공정을 30Å의 타겟으로 850℃의 온도범위에서 실시할 경우의 버퍼폴리실리콘막(106)의 산화정도를 나타낸 그래프이다.
도 10c는 아세닉 이온주입공정의 공정조건으로, 이온주입에너지를 30KeV로 하고, 아세닉 도즈량을 2E15cm-2또는 3E15cm-2로 하여 실시한 후, 후속 산화공정을 30Å의 타겟으로 850℃의 온도범위에서 실시할 경우의 버퍼폴리실리콘막(106)의 산화정도를 나타낸 그래프이다.
도 10d는 아세닉 이온주입공정의 공정조건으로, 이온주입에너지를 20KeV로 하고, 아세닉 도즈량을 2E15cm-2또는 3E15cm-2로 하여 실시한 후, 후속 산화공정을 30Å의 타겟으로 850℃의 온도범위에서 실시할 경우의 버퍼폴리실리콘막(106)의 산화정도를 나타낸 그래프이다.
상기의 도 10a 및 도 10b를 토대로 하여 볼때, 아세닉 이온주입공정시, 아세닉 도즈량을 2E15cm-2또는 3E15cm-2로 일정하게 유지할 경우, 후속 산화공정에 의한 버퍼폴리실리콘막(106)의 산화정도는 30KeV의 이온주입에너지에서보다 20KeV의 이온주입에너지에서 크게 되는 것을 알 수 있다. 즉, 버퍼폴리실리콘막(106)의 산화정도는 아세닉 도즈량이 일정할 경우, 이온주입에너지가 작을 수록 크게 일어나게 된다.
상기의 도 10c 및 도 10d를 토대로 하여 볼때, 아세닉 이온주입공정시, 이온주입에너지를 20KeV 또는 30KeV로 일정하게 유지할 경우, 후속 산화공정에 의한 버퍼폴리실리콘막(106)의 산화정도는 2E15cm-2의 아세닉 도즈량에서보다 3E15cm-2의 아세닉 도즈량에서 크게 되는 것을 알 수 있다. 즉, 버퍼폴리실리콘막(106)의 산화정도는 이온주입에너지가 일정할 경우, 아세닉 도즈량이 많을 수록 크게 일어나게 된다.
결론적으로, 버퍼폴리실리콘막(106)의 산화정도는, 아세닉 이온주입공정시, 이온주입에너지가 작을 수록, 아세닉 도즈량이 많을 수록 크게 일어나는 것을 알 수 있으며, 이러한 사항을 고려하여, 아세닉 이온주입공정의 공정조건을 적절히 조절하여 실시하는 것이 바람직하다.
도 3을 참조하면, 아세닉 이온이 주입된 버퍼폴리실리콘막(106) 상에 패드질화막(108)을 증착한다. 이때, 패드질화막(108)은 후속공정을 통해 형성되는 소자분리막(도 8의 ''참조)의 높이를 최대한 증가시키기 위해 LPCVD방식으로 증착공정을 실시하여 최대한 높게 형성한다. 그러나, 소자의 집적화와 신뢰성을 고려하여 900 내지 2000Å의 두께로 형성하는 것이 바람직하다.
도 4를 참조하면, 전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅(Coating)한 후 포토 마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여, 후속 트렌치(110) 프로파일(Profile)을 갖는 포토레지스트 패턴(Pattern; 미도시)을 형성한다.
이어서, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 패드질화막(108), 버퍼폴리실리콘막(106), 패드산화막(104)을 포함한 반도체 기판(10)의 소정 부위를 식각하여 반도체 기판(102)의 소정 부위가 노출되도록 트렌치(110)가 형성된다. 이때, 트렌치(110)는 내부 경사면이 65 내지 85°로 갖도록 형성하는 것이 바람직하다.
도 5를 참조하면, 트렌치(110)의 내부면(즉, 내측면과 하부면 포함)에 대하여, 건식산화방식으로 월희생(Wall SACrificial; SAC)산화공정을 실시하여 이 부위에 희생산화막(미도시)을 형성한다. 한편, 월희생산화공정전에 트랜치(110)의 내부면에 형성된 자연산화막을 제거하기 위해 DHF 또는 BOE를 이용한 전처리세정공정을 실시하는 것이 바람직하다.
이어서, 희생산화막의 증착타겟과 동일한 두께를 갖는 식각타겟으로 세정공정을 실시하여 희생산화막을 제거한 후, 트렌치(110)의 상부의 모서리부위에 대하여 라운딩처리를 하고, 식각공정에 의한 식각손상(Etch damage)을 완화시키기 위하여, 이 부위에 대해 월산화공정을 실시하여 트렌치(110)의 월산화막(112)을 형성한다. 이때, 월산화공정은, 건식 또는 습식산화방식으로 800 내지 1100℃의 온도범위에서 실시하여, 30 내지 100Å의 두께(즉, 모니터링 웨이퍼 타겟기준)로 형성하는 것이 바람직하다.
한편, 상기 월산화공정은 아세닉 이온이 주입된 버퍼폴리실리콘막(106)의 산화를 돕고, 이 버퍼폴리실리콘막(106)과 반도체 기판(102)의 산화되는 정도차를 이용하여, 패드산화막(104)의 버즈비크(Bird's beak)(도 8에 도시된 'A'부위 참조) 를 형성한다.
도 6을 참조하면, 전체 구조 상부에 DCS(SiH2Cl2)을 기본으로 하는 HTO(High Temperature Oxide; 미도시)를 얇게 증착한 후 고온에서 치밀화공정을 실시하여 라이너산화막(Liner oxide; 미도시)을 형성한다. 이때, 치밀화공정은 라이너산화막의조직을 치밀하게 하여 식각 저항성을 높혀 STI 공정시 발생하는 모트의 형성을 억제함과 아울러 누설 전류(Leakage current)를 방지하기 위해 최소한 1000℃ 이상의 고온에서 실시하는 것이 바람직하다.
이어서, 트렌치(110) 내부에 보이드(Void)가 발생하지 않도록 갭 필(Gap fill)방식으로, 전체 구조 상부에 HDP(High Density Plasma)산화막(114)을 4000 내지 10000Å 두께로 증착한다.
이어서, 패드질화막(108)이 노출되도록, 상기 HDP산화막(114)에 대하여 화학적기계적연마(Chemical Mechanical Polishing; 이하, 'CMP'라 함)방식을 이용한 평탄화공정을 실시한다. 이때, CMP방식의 평탄화공정은, 후속공정을 고려하여, 예컨대, 플로팅게이트용 폴리실리콘층(도 9의 '120'참조) 증착시, 요철형태의 증착을 구현하여 플로팅게이트의 표면을 최대화할 수 있도록, 패드질화막(108)의 두께를 고려하여 실시하는 것이 바람직하다.
도 7을 참조하면, 평탄화공정후, 패드질화막(108) 상부면에 잔존할 수 있는 HDP산화막(114)을 제거하기 위하여, HF 또는 BOE를 이용한 세정공정을 실시하는 것이 바람직하다.
이어서, 패드산화막(104)을 식각베리어(Etch barreir)로 이용한 세정공정을 실시하여, HDP산화막(114)을 제외한, 패드질화막(108)과 버퍼폴리실리콘막(106)을 제거하여 HDP산화막(114)의 상부를 돌출시킨다. 이때, 세정공정은 세정용액으로 인산(H3PO4) 또는 황산(H2SO4) 등을 이용하는 것이 바람직하다.
도 8을 참조하면, 반도체 기판(102) 상부면에 형성된 패드산화막(104)을 세정공정을 실시하여 제거한다. 이로써, 목표치 프로파일을 갖는 소자분리막(116)이 형성된다. 이때, 세정공정은 DHF를 이용하고, 패드산화막(104)의 두께만큼을 타겟으로 딥아웃(Dip out)하여, 소자분리막(116)의 상부의 모서리부위(A 부위)가 노출되지 않고, 적정두께의 월산화막(112)이 잔류하도록 조절하여 실시하는 것이 바람직하다. 한편, 이 공정을 통해 소자분리막(116)의 프로파일은 'W1 > W2','T1 > T2'가 된다.
도 9를 참조하면, 소정의 온도에서 습식 또는 건식산화방식을 실시하여 스크린산화막(미도시)을 형성한 후, 웰 이온주입공정 및 문턱전압 이온주입공정을 실시하여 활성영역(즉, 소자분리막 영역 제외)의 반도체 기판(102)에 웰영역 및 불순물 영역(미도시)을 형성한다.
이어서, DHF 또는 BOE를 이용한 세정공정을 실시하여 스크린산화막을 제거한 후, 스크린산화막이 제거된 부위에 터널산화막(118)을 형성한다. 이때, 터널산화막(118)은 750 내지 800℃의 온도범위에서 습식산화방식으로 실시하여 형성하는 것이 바람직하다.
이어서, 터널산화막(118)에 대하여 N2가스를 이용하고, 900 내지 910℃의 온도범위에서 20 내지 30분동안 어닐공정(Anneal)을 실시하여 반도체 기판(102) 간의 계면의 결함밀도를 최소화시켜 최종 터널산화막(118)의 두께가 80 내지 150Å가 되도록 실시하는 것이 바람직하다.
이어서, 전체 구조 상부에 LPCVD방식으로 증착공정을 실시하여 플로팅게이트용 폴리실리콘층(120)을 형성한다. 이때, LPCVD방식의 증착공정은 SiH4또는 Si2H6와 PH3가스를 이용하고, 580 내지 620℃의 온도범위로, 0.1 내지 3Torr의 압력범위에서 실시하는 것이 바람직하다. 이로써, 폴리실리콘층(120)은 그레인 사이즈(Grain size)가 최소화되어 전계집중을 방지할 수 있다.
이어서, 상기 폴리실리콘층(120)에 대하여 인(phosphorus; P)이온을 1.5E20 내지 3.0E20atoms/cc정도의 도핑레벨을 부여한 인 이온주입공정을 실시하여 최종 700 내지 2000Å의 두께로 도프트된 폴리실리콘층(미도시)을 형성하는 것이 바람직하다. 이후 공정은 일반적인 공정과 동일함에 따라 여기서는 그 설명의 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 상술한 바와 같이, 본 발명에서는, 반도체 기판의 실리콘에 비해 산화율이 높은 아세닉 이온이 주입된 버퍼폴리실리콘막을 형성한 후 산화공정을 실시하여 후속 STI 공정시 형성될 소자분리막의 상부의 모서리부위에 버즈비크의 형태를 가지는 산화막을 형성함으로써, 모트가 발생하지 않은 소자분리막을 형성할 수 있다.
또한, 본 발명에서는, 모트가 발생하지 않은 소자분리막을 형성함으로써, 게이트산화막이 얇아지는 현상을 억제하며, 소자분리막의 상부의 모서리부위에서의 전계집중을 억제할 수 있다.
또한, 본 발명에서는, 아세닉 이온주입공정의 공정조건을 조절하여 버퍼폴리실리콘막의 산화정도를 적적히 조절함으로써, 공정 마진(Margine)을 확보하기가 용이하다.
또한, 본 발명에서는, 소자분리막의 상부의 모서리부위의 활성영역에 잔류하는 산화막의 두께를 조절하여 활성영역의 폭(Width)을 조절함으로써, 활성영역의 폭과 직접적으로 관련된 커플링비(Coupling ratio)를 증가시켜 소자특성을 향상시킬 수 있다.
또한, 본 발명에서는, 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 이용하여 응용 및 적용하여 발명을 구현함으로써, 낮은 비용(Low cost)와 높은 신뢰성(High reliability)을 가지는 소자를 형성할 수 있다.

Claims (6)

  1. (a) 반도체 기판 상에 패드산화막을 형성하는 단계;
    (b) 상기 패드산화막 상에 버퍼폴리실리콘막을 형성하는 단계;
    (c) 아세닉 이온을 이용한 이온주입공정을 실시하여 상기 버퍼폴리실리콘막에 아세닉 이온을 주입시키는 단계;
    (d) 상기 아세닉 이온이 주입된 버퍼폴리실리콘막 상에 패드질화막을 형성하는 단계;
    (e) 상기 패드질화막, 상기 아세닉 이온이 주입된 버퍼폴리실리콘막, 상기 패드산화막 및 상기 반도체 기판을 순차적으로 식각하여 트렌치를 형성하는 단계;
    (f) 상기 아세닉 이온이 주입된 버퍼폴리실리콘막과 상기 반도체 기판의 산화율에 의해 상기 트렌치의 상부의 모서리부위에서 버즈비크 형태의 산화막이 형성되도록, 상기 트렌치의 내부면에 대하여 산화공정을 실시하여 월산화막을 형성하는 단계; 및
    (g) 상기 트렌치를 매립하도록 고립된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은, 상기 반도체 기판의 상부표면의 결정결함 또는 표면처리를 위하여, 750 내지 800℃의 온도범위에서 건식 또는 습식산화방식으로 산화공정을 실시하여 70 내지 100Å의 두께로 형성하는 것을 특징으로 하는 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 버퍼폴리실리콘막은, LPCVD방식으로 증착공정을 실시하여 300 내지 700Å의 두께로 형성하는 것을 특징으로 하는 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 LPCVD방식은, SiH4또는 Si2H6가스를 소오스 가스로 이용하고, 560 내지 620℃의 온도범위로, 0.1 내지 3Torr의 압력범위에서 실시하는 것을 특징으로 하는 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 이온주입공정은, 상기 아세닉 이온을 블랭켓으로 전체 구조 상부에 대하여 골고루 주입하되, 아세닉 도즈량은 5E14 내지 5E15ions/cm2의 범위로 하고, 이온주입에너지는 5 내지 30KeV범위로 하여, Rp점이 상기 버퍼폴리실리콘막의 벌크 내에서 이루어지도록 실시하는 것을 특징으로 하는 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 산화공정은, 건식 또는 습식산화방식으로 800 내지 1100℃의 온도범위에서 실시하여, 모니터링 웨이퍼 타겟기준으로 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR100676603B1 (ko) * 2006-01-04 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
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