KR20030048549A - 플래쉬 메모리 셀의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 트랜치 절연막 형성전에 질화막 계열의 물질로 라이너 질화막을 형성하여 후속 세정공정시 모트 발생을 최대한 억제하면서 충분한 세정시간을 확보함으로써 트랜치 절연막과 플로팅 게이트 간의 중첩영역을 충분히 확보하여 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제시한다.

Description

플래쉬 메모리 셀의 제조방법{Method of manufacturing a flash memory cell}
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트(Self aligned floating gate) 형성시 발생하는 모트(Moat)를 방지함과 아울러 플로팅 게이트와 컨트롤 게이트의 커플링비를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
플래쉬 메모리 셀(Flash memory cell)의 가장 중요한 특성중 하나인 커플링비(Coupling ratio)는 자기 정렬 플로팅 게이트(Self align floating gate) 공정에서 플로팅 게이트와 활성영역의 중첩영역 및 플로팅 게이트와 트랜치 절연막(즉, 필드산화막)과의 중첩영역에 의해 크게 좌우된다. 즉, 커플링비는 플로팅 게이트와 활성영역의 중첩영역이 작을수록, 플로팅 게이트와 트랜치 절연막과의 중첩영역이 넓을 수록 증가한다. 따라서, 이러한 구조를 만들기 위해 플로팅 게이트용 폴리실리콘층 형성전에 실시되는 트랜치 절연막의 세정공정의 세정시간(Cleaning time)을 증가시키고 있다.
그러나, 상기와 같이 세정시간을 증가시키는 경우 모트(Moat)가 심하게 발생하여 누설 전류(Leakage current)등이 발생함으로써 플래쉬 메모리 셀 특성에 나쁜 영향을 주고, 모트가 발생하는 부위에서 플로팅 게이트와 활성영역 간의 중첩부분이 생겨 트랜치 절연막과의 중첩영역의 증가를 상쇄하게 된다. 또한, 모트를 제거하기 위해 세정시간을 감소시키게 되면 플로팅 게이트와 트랜치 절연막과의 중첩영역이 감소하여 커플링비가 감소하는 문제가 발생된다.
이러한 문제를 해결하기 위해 월 산화막(Wall oxide)의 두께를 증가시켜 커플링비를 어느 정도 향상시키는 것은 가능하나, 월 산화막의 두께를 증가시키는데는 많은 어려움이 있어 제조 공정이 복잡해지는 문제가 발생한다. 또한, 이 방법은 상기에서 설명한 바와 같이 세정시간이 길어지면 모트가 발생하는 단점이 있다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성시 발생하는 모트를 억제하면서 플로팅 게이트와 컨트롤 게이트의 커플링비를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공함에 목적이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 트랜치
18 : 희생 산화막 20 : 월 산화막
22 : 라이너 산화막 24 : 트랜치 절연막
26 : 터널 산화막 28 : 플로팅 게이트
30 : 유전체막 32 : 제 2 폴리실리콘층
본 발명은 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 전체 구조 상부에 라이너 질화막을 형성하는 단계; 상기 트랜치를 매립하도록 돌출부를 갖는 트랜치 절연막을 형성하는 단계; 상기 돌출부를 소정 폭을 식각하기 위한 식각공정을 실시하는 단계; 상기 돌출부를 경계로 고립되는 플로팅 게이트를 형성하는 단계; 및 상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀의 단면도이다.
도 1a를 참조하면, 전처리 세정 공정에 의해 세정된 반도체 기판(10) 상에 패드 산화막(12) 및 패드 질화막(14)이 순차적으로 형성된다. 이 때, 전처리 세정 공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용하여 실시한다.
또한, 패드 산화막(12)은 상기 반도체 기판(10) 상부 표면의 결정 결함 또는 표면처리를 위해 소정 온도에서 건식 또는 습식 산화방식을 실시하여 형성한다. 패드 질화막(14)은 후속 공정에 의해 형성되는 트랜치 절연막의 높이를 최대한 증가시키기 위해 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착 공정을 실시하여 최소한의 두께로 형성한다.
도 1b를 참조하면, 전체 구조 상부에 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 패드 질화막(14), 패드 산화막(12)을 포함한 반도체 기판(10)의 소정 부위를 식각함으로써 반도체 기판(10)의 소정 부위가 움푹 패이도록 트랜치(16)가 형성된다. 이 때, 트랜치(16)의 내부 경사면은 75 내지 85°정도의 경사각(α)을 가지며, 패드 질화막(14)은 거의 수직한 프로파일(Profile)을 갖는다. 여기서, 반도체 기판(10)은 트랜치(16)에 의해 활성 영역과 비활성 영역(즉, 트랜치가 형성된 영역)으로 분리된다.
도 1c를 참조하면, 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 또는 습식 산화방식으로 실시하여 트랜치(16)의 내부면에 위치한 실리콘을 성장시킴으로써 트랜치(16)의 내부면에 희생 산화막(18)이 형성된다. 한편, 월 희생(SAC) 산화공정을 실시하기전에 트랜치(16)의 내부면에 형성된 자연 산화막을 제거하기 위해 DHF 또는 BOE를 이용하여 전처리 세정공정이 실시된다.
도 1d를 참조하면, 희생 산화막(18)의 증착 타겟(Target)과 동일한 두께를 갖는 식각 타겟(Target)으로 세정공정을 실시하여 희생 산화막(18)을 제거한 후 트랜치(16)의 저면(Bottom)이 라운딩을 갖도록 월 산화공정을 실시함으로써 트랜치(16)의 내부면에 100Å 내지 200Å의 두께로 월 산화막(20)이 형성된다.
도 1e를 참조하면, 전체 구조 상부에 질화막 계열의 물질을 이용하여 증착공정을 실시함으로써 50 내지 950Å의 두께로 라이너(Liner) 질화막(22)이 형성된다. 이 때, 라이너(Liner) 질화막(22)의 두께는 희생 산화막(18)과 월 산화막(20)의 두께에 따라 결정된다.
이어서, 전체 구조 상부에 트랜치 절연막용 HDP 산화막을 형성한 후 평탄화 공정(CMP)을 실시함으로써 트랜치(16)를 매립하도록 트랜치 절연막(24)이 형성된다. 이때, 트랜치 절연막용 HDP 산화막은 트랜치(16) 내부에 보이드(Void)가 발생하지 않도록 하기 위해 갭 필링(Gap filling) 공정에 의해 형성된다. 또한, 평탄화 공정(CMP)은 패드 질화막(14)을 식각 베리어층(Etch stopper)로 이용하여 패드 질화막(14)이 노출될 때까지 실시된다.
도 1f를 참조하면, 세정공정을 실시하여 반도체 기판(10)의 상부면이 노출될 때까지 트랜치 절연막(24)을 제외한 패드 질화막(14) 및 라이너 질화막(22)을 식각함으로써 상부가 돌출부 구조를 갖는 트랜치 절연막(24)이 형성된다. 이때, 세정공정은 패드 질화막(14) 및 라이너 질화막(22)만을 제거하기 위해 질화막 계열의 물질과 산화막 계열의 물질 간의 선택비가 좋은 H3PO4(인산) 용액을 사용한다.
도 1g를 참조하면, 반도체 기판(10)의 상부면을 식각 베리어층으로 하여 세정공정을 실시함으로써 패드 산화막(12)이 완전히 제거되는 동시에 트랜치 절연막(24)의 돌출부가 식각되어 니플(Nipple) 형태를 갖는 트랜치 절연막(24)이 형성된다. 이때, 세정공정으로는 HF 또는 BOE 용액을 이용하여 습식방식 또는 건식방식을 사용하되, 딥 타임(Dip time), 즉 세정시간을 조절하여 최소한 트랜치 절연막(24)의 니플 폭이 30Å이 되도록 실시한다. 여기서, 도시된 'A'는 상기 세정공정에 의해 식각되는 부위이고, 'B'는 패드 질화막(14) 제거공정시 식각되는 부위를 나타낸다.
한편, 트랜치 절연막(24) 형성전에 라이너 질화막(22)을 형성하여 세정공정을 실시함으로써 세정공정시 트랜치 절연막(24)과 라이너 질화막(22) 간의 식각율에 의해 트랜치 절연막(24)에 모트가 발생하지 않는 범위내에서 충분한 딥 타임(Dip time), 즉 세정시간을 확보할 수 있다. 즉, 종래의 라이너 산화막을 산화막 계열의 물질로 형성하는 기술과 비교해서 충분한 세정시간의 확보가 가능함에따라 모트가 발생하지 않으면서 원하는 트랜치 절연막(24) 패턴을 확보할 수 있다. 이로써, 트랜치 절연막(24)과 후속 공정에 의해 형성되는 플로팅 게이트 간의 중첩영역을 충분히 확보함으로써 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 향상시킬 수 있다.
도 1h를 참조하면, 활성영역 상에 소정의 온도에서 습식 또는 건식 산화방식을 실시하여 스크린 산화막(도시하지 않음)을 형성한 후, 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시함으로써 웰 영역 및 불순물 영역(도시하지 않음)이 형성된다.
이어서, DHF 또는 BOE를 이용한 세정공정을 실시하여 스크린 산화막을 제거한 후 스크린 산화막이 제거된 부위에 터널 산화막(26)이 형성된다. 이어서, 전체 구조 상부에 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후 트랜치 절연막(24)의 돌출부를 식각 베리어층으로 이용하는 평탄화 공정(CMP)을 실시하여 제 1 폴리실리콘층의 소정 부위를 연마함으로써 트랜치 절연막(24)에 의해 고립된 플로팅 게이트(28)가 형성된다.
도 1i를 참조하면, 세정공정을 실시하여 플로팅 게이트(28) 사이에 니플 형태로 돌출되는 트랜치 산화막(24)을 원하는 타겟만큼 식각한 후 전체 구조 상부에 ONO(Oxide/Nitride/Oxide) 구조 또는 ONON(Oxide/Nitride/Oxide/Nitride) 구조의 유전체막(30)과 컨트롤 게이트용 제 2 폴리실리콘층(32)을 순차적으로 증착한 후 소정 식각 공정을 실시하여 패터닝함으로써 컨트롤 게이트(도시하지 않음)가 형성된다.
상기에서 설명한 바와 같이 본 발명은 트랜치 절연막 형성전에 질화막 계열의 물질로 라이너 질화막을 형성함으로써 후속 세정공정시 트랜치 절연막과 라이너 질화막 간의 식각율의 차에 의해 모트를 억제하면서 충분한 세정시간을 확보할 수 있다.
또한, 본 발명은 트랜치 절연막 세정공정시 충분한 세정시간을 확보하여 모트의 발생을 억제하면서 트랜치 절연막을 원하는 크기로 식각함으로써 트랜치 절연막과 플로팅 게이트 간의 중첩영역을 충분히 확보하여 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;
    상기 반도체 기판에 트랜치를 형성하는 단계;
    전체 구조 상부에 라이너 질화막을 형성하는 단계;
    상기 트랜치를 매립하도록 돌출부를 갖는 트랜치 절연막을 형성하는 단계;
    상기 돌출부를 소정 폭으로 식각하기 위한 식각공정을 실시하는 단계;
    상기 돌출부를 경계로 고립되는 플로팅 게이트를 형성하는 단계; 및
    상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트랜치를 형성한 후 상기 트랜치 내부면에 희생 산화막을 형성하는 단계; 및
    상기 희생 산화막을 제거한 후 월 산화막을 형성하는 단계를 더 포함하는 것을 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  3. 제 2 항에 있어서,
    상기 월 산화막은 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  4. 제 1 항에 있어서,
    상기 라이너 질화막은 50 내지 950Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  5. 제 1 항에 있어서,
    상기 세정공정은 HF 또는 BOE 용액을 이용하여 습식방식 또는 건식방식을 이용하여 실시되되, 상기 돌출부의 폭이 최소 30Å이 되도록 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  6. 제 1 항에 있어서,
    상기 플로팅 게이트를 형성하기전 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계;
    상기 반도체 기판 상에 웰 이온 주입 공정과 문턱전압 이온 주입 공정을 실시하여 웰 영역 및 불순물 영역을 형성하는 단계; 및
    상기 스크린 산화막을 제거한 후 터널 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100884984B1 (ko) * 2007-07-12 2009-02-23 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법

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