KR100864935B1 - 반도체 소자의 소자 격리막 형성 방법 - Google Patents

반도체 소자의 소자 격리막 형성 방법 Download PDF

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Abstract

본 발명은 소자 격리막의 블렉 다운 전압 및 접합 누설 전류 특성을 향상시키기 위한 반도체 소자의 소자 격리막 형성 방법에 관한 것으로, 반도체 기판상에 패드 질화막을 증착하는 단계; 상기 패드 질화막의 일부를 제거하는 단계; 상기 패드 질화막위에 TOES 산화막 형성하는 단계; 소자 격리 영역과 필드 영역을 정의하여 상기 소자 격리 영역의 상기 반도체기판이 노출되도록 상기 소자 격리 영역의 상기 TEOS 산화막 및 패드 질화막을 선택적으로 제거하는 단계; 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 충분히 채워지도록 기판 전면에 HDP 산화막을 증착하는 단계; 상기 패드 질화막의 표면이 노출되도록 CMP 공정으로 상기 HDP 산화막 및 TEOS 산화막을 제거하여 상기 트렌치 내에 소자 격리막을 형성하는 단계를 포함하여 이루어진 것이다.
반도체 소자, 소자 격리막, 패드 질화막

Description

반도체 소자의 소자 격리막 형성 방법{Method for fabricating isolation layer of the semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 90nm급 반도체 소자에서 소자 격리막 특성을 향상시킬 수 있는 반도체 소자의 소자 격리막 형성 방법에 관한 것이다.
반도체 소자에는 트랜지스터, 캐패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon: LOCOS)방법과, 실리콘 기판을 수직방향으로 식각하여 트렌치를 형성하고 상기 트렌치에 절연 물질을 매립하는 쉘로우 트렌치 분리(Shallow Trench Isolation: STI) 방법이 알려져 있다.
상기 실리콘 부분 산화 방법은 필드 산화막이 활성영역으로 확장되어 필드 산화막 에지부의 버즈 비크(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되는 단점이 있다.
그에 반하여, 상기 쉘로우 트렌치 격리 방법은 반응성 이온 식각이나 플라즈마 식각과 같은 건식식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 상기 트렌치 내에 절연막을 채우는 방법이므로 버즈 비크의 문제가 발생하지 않는다. 또한, 상기 쉘로우 트렌치 격리 방법은 절연막이 채워진 트렌치의 표면을 평탄하게 하므로 소자 격리 영역이 차지하는 면적이 작어서 반도체 소자의 미세화 구현에 유리하다.
따라서, 90nm급 반도체 소자에서는 STI 방법으로 소자 격리막을 형성한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법에 대해서 설명하기로 한다.
도 1a 내지 도 1e는 종래의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, p형 반도체 기판(11)상에 버퍼 산화막(12), 패드 질화막(13) 및 TOES 산화막(14)을 차례로 형성한다. 그리고, 상기 TEOS 산화막(14)위에 감광막(15)을 형성한다.
여기서, 상기 패드 질화막(13)은 다음 공정에서 소자 격리 영역의 반도체 기판을 식각할 때 마스크 역할을 하고, 화학 기계적 연마(CMP, Chemical mechanical polishing) 공정 시에 에치 스토퍼(etch stopper) 역할을 한다. 따라서, 90nm 반도체 소자에서는 상기 패드 질화막(13)을 LPCVD 방법으로 약 1000Å 정도의 두께로 형성한다.
도 1b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(15)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(15)을 패터닝한다. 그리고, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 TOES 산화막(14), 패드 질화막(13) 및 버퍼 산화막(12)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(11)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(16)를 형성한다.
도 1c에 도시한 바와 같이, 상기 감광막(15)을 제거하고, 상기 트렌치(16)가 충분히 채워지도록 기판 전면에 HDP(High Density Plasma) 산화막(18)을 증착한다.
도 1d에 도시한 바와 같이, 상기 패드 질화막(13)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(18) 및 TEOS 산화막(14)을 제거하여 상기 트렌치(16) 내에 소자 격리막(18a)을 형성한다.
도 1e에 도시된 바와 같이, 상기 패드 질화막(13) 및 패드 산화막(12)을 제거한다.
그리고, 도면에는 도시되지 않았지만, 게이트 전극 형성, 불순물 이온 주입 등의 공정을 진행하여 원하는 반도체 소자를 제조 한다.
그러나 이와 같은 종래의 반도체 소자의 소자 격리막 형성 방법에 있어서는 다음과 같은 문제점이 있었다.
상술한 바와 같이, 상기 패드 질화막이 소자 격리 영역의 반도체 기판을 식 각할 때 마스크 역할을 하고, 화학 기계적 연마(CMP, Chemical mechanical polishing) 공정 시에 에치 스토퍼(etch stopper) 역할을 한다. 그리고, 상기 패드 질화막의 두께가 얇을수록 상기 HDP 산화막이 트렌치 내에 충분히 채워져 소자 격리 특성이 향상되지만, 대신에 상기 LPCVD 방법에 의해 증착되는 패드 질화막의 두께를 얇게하면 상기 패드 질화막이 스트레스(stress)를 받으므로 상기 패드 질화막의 두께를 얇게할 수 없어 적어도 1000Å 정도를 유지하여야 하였다.
따라서, 종래의 반도체 소자의 소자 격리막 제조 방법에서는 HDP 산화막의 겝-필(gap fill) 특성을 향상시키는데 한계가 있어 격리 특성을 향상시킬 수 없었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, LPCVD 방법으로 패드 질화막을 증착한 후 소정 두께로 상기 패드 질화막을 식각하여 상기 HDP 산화막의 겝-필 특성을 향상시키고 더불어 격리 특성을 향상시킬 수 있는 반도체 소자의 소자 격리막 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법은, 반도체 기판상에 패드 질화막을 증착하는 단계; 상기 패드 질화막의 일부를 제거하는 단계; 상기 패드 질화막위에 TOES 산화막 형성하는 단계; 소자 격리 영역과 필드 영역을 정의하여 상기 소자 격리 영역의 상기 반도체기판이 노출되도록 상기 소자 격리 영역의 상기 TEOS 산화막 및 패드 질화막을 선택적으로 제거하는 단계; 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 충분히 채워지도록 기판 전면에 HDP 산화막을 증착하는 단계; 상기 패드 질화막의 표면이 노출되도록 CMP 공정으로 상기 HDP 산화막 및 TEOS 산화막을 제거하여 상기 트렌치 내에 소자 격리막을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 있어서는 다음과 같은 효과가 있다.
즉, 패드 질화막을 LPCVD법에 의해 약 1000Å을 증착한 후, 습식 식각으로 상기 패드 질화막을 약 200Å 내지 400Å 정도 제거하여 소자 격리막을 형성하므로, HDP 산화막의 겝-필 마진이 향상되고, 더불어 패드 질화막의 스트레스도 방지된다.
뿐만 아니라, 이와 같은 소자 격리막 형성 방법에 의해 반도체 소자를 형성할 경우 액티브 영역 간의 블렉 다운 전압 특성 및 PN 접합의 누설 전류 특성이 향상된다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 소자 격리막 형성 공정 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 소자 격리막 형성 방법은, 도 2a와 같이, p형 반도체 기판(31)상에 버퍼 산화막(32) 및 패드 질화막(33)을 차례로 형성한다.
여기서, 상기 패드 질화막(33)은 LPCVD 방법으로 약 1000Å 정도의 두께로 형성한다.
도 2b에 도시한 바와 같이, 상기 패드 질화막(13)을 인산 용액 등을 이용한 습식 식각 공정으로 상기 패드 절연막(33)을 식각한다. 이 때 남아 있는 패드 질화막(33)의 두께가 약 600 내지 800Å 정도가 되도록 한다.
도 2c에 도시한 바와 같이, 상기 패드 질화막(33)위에 TOES산화막(34)과 감광막(35)을 차례로 형성한다.
도 2d에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(35)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(35)을 패터닝한다. 그리고, 상기 패터닝된 감광막(35)을 마스크로 이용하여 상기 TOES산화막(34), 질화막(33) 및 버퍼산화막(32)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(31)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반도체 기판(31)을 소정 깊이로 식각하여 트렌치(36)를 형성한다.
상기 트렌치(36)의 깊이는 반도체 소자에 따라 다소 차이가 있으나, 90nm급 논리회로의 반도체 소자인 경우는 약 3500Å 정도로 형성하고, 90nm급 비휘발성 메모리 소자인 경우는 약 2700Å 정도로 한다.
도 2e에 도시한 바와 같이, 상기 감광막(35)을 제거하고, 상기 트렌치(36)가 충분히 채워지도록 기판 전면에 HDP(High Density Plasma) 산화막(38)을 증착한다.
도 2f에 도시한 바와 같이, 상기 패드 질화막(33)의 표면이 노출되도록 CMP 공정으로 상기 HDP 산화막(38) 및 TEOS 산화막(34)을 제거하여 상기 트렌치(36) 내에 소자 격리막(38a)을 형성한다.
도 2g에 도시된 바와 같이, 상기 패드 질화막(33) 및 패드 산화막(32)을 제거한다.
그리고, 도면에는 도시되지 않았지만, 게이트 전극 형성, 불순물 이온 주입 등의 공정을 진행하여 원하는 반도체 소자를 제조한다.
상기에서 설명한 바와 같이, 상기 패드 질화막(33)을 LPCVD 방법으로 1000Å의 두께로 증착하고, 습식 식각하여 상기 패드 질화막(33)의 두께를 감소시키므로 상기 HDP 산화막의 겝 필 특성이 향상되므로 소자 격리 특성이 향상된다.
이를 시물레이션한 데이타를 통해 설명하면 다음과 같다.
도 3a 및 3b는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 액티브 영역과 액티브 영역 간의 블랙 다운 전압 (Break down voltage)특성을 나타낸 것으로, 도 3a는 n형 액티브 영역과 액티브 영역 간의 블렉 다운 전압 특성이고, 도 3b는 p형 액티브 영역과 액티브 영역 간의 블렉 다운 전압 특성이다.
도 4a 및 4b는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 PN 접합(Junction) 누설 전류(leakage current) 특성을 나타낸 것으로, 도 4a는 p형 웰(p-well)과 n형 액티브 영역의 접합 누설 전류 특성이고, 도 4b는 n형 웰(n-well)과 p형 액티브 영역의 접합 누설 전류 특성이다.
먼저, 도 3a에서 ⓐⓑⓒⓓ는 n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.119㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(ⓐ), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(ⓑ), 700Å인 경우(ⓒ), 600Å인 경우(ⓓ)를 나타낸 것이다.
㉮㉯㉰㉱는 n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.133㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(㉮), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(㉯), 700Å인 경우(㉰), 600Å인 경우(㉱)를 나타낸 것이다.
①②③④는 n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.147㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(①), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(②), 700Å인 경우(③), 600Å인 경우(④)를 나타낸 것이다.
㉠㉡㉢㉣는 n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.161㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(㉠), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(㉡), 700Å인 경우(㉢), 600Å인 경우(㉣)를 나타낸 것이다.
도 3a에서 알 수 있는 바와 같이, n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.119㎛ 또는 0.133㎛인 경우는, 패드 질화막(33)의 두께에 관계없이 블렉 다운 전압이 낮거나 다소 높더라도 분포도가 분산됨을 알 수 있다.
그러나, n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.147㎛ 인 경우, 상기 패드 질화막(33)의 두께가 1000Å일 때(①)는 블렉 다운 전압이 높지만 분포도가 산만하고, 상기 패드 질화막(33)의 두께가 800Å일 때(②), 700Å일 때(③) 및 600Å일 때(④)는 블렉 다운 전압이 높을 뿐만 아니라 분포도가 집중됨을 알 수 있다.
그리고, n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.161㎛인 경우는 모든 조건에서 블렉 다운 전압 특성이 우수함을 알 수 있다.
또한, 도 3b에서, ⓐⓑⓒⓓ는 p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.119㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(ⓐ), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(ⓑ), 700Å인 경우(ⓒ), 600Å인 경우(ⓓ)를 나타낸 것이다.
㉮㉯㉰㉱는 p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.133㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(㉮), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(㉯), 700Å인 경우(㉰), 600Å인 경우(㉱)를 나타낸 것이다.
①②③④는 p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.147㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(①), 상기 패드 질화막(33)을 습식 식각하여 800Å인 경우(②), 700Å인 경우(③), 600Å인 경우(④)를 나타낸 것이다.
㉠㉡㉢㉣는 p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께를 0.161㎛로 한 것으로, 상기 패드 질화막(33)의 두께가 1000Å인 경우(㉠), 상기 패 드 질화막(33)을 습식 식각하여 800Å인 경우(㉡), 700Å인 경우(㉢), 600Å인 경우(㉣)를 나타낸 것이다.
도 3b에서 알 수 있는 바와 같이, p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.119㎛ 또는 0.133㎛인 경우는, 블렉 다운 전압이 낮거나 다소 높더라도 분포도가 분산됨을 알 수 있다.
그리고, p형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.147㎛인 경우에도, 상기 패드 질화막(33)의 두께가 1000Å일 때(①), 700Å일 때(③) 및 600Å일 때(④)는 블렉 다운 전압이 높지만 분포도가 산만하지만, 상기 패드 질화막(33)의 두께가 800Å일 때(②)는 블렉 다운 전압이 높을 뿐만 아니라 분포도가 집중됨을 알 수 있다.
그리고, n형 액티브 영역과 액티브 영역 간의 소자 격리막의 두께가 0.161㎛인 경우는 모든 조건에서 블렉 다운 전압 특성이 우수함을 알 수 있다.
또한, 도 4a 및 4b에 도시한 바와 같이, PN 접합 누설 전류는 상기 패드 질화막(33)의 두께가 얇을수록 평균 누설 전류는 감소한다. 하지만, 누설 전류의 균일성은 상기 패드 질화막(33)의 두께가 두꺼울수록 더 좋다는 사실을 확인할 수 있다.
상기 도 3a-3b 및 4a-4b에서 알 수 있는 바와 같이, 패드 질화막(33)을 LPCVD법에 의해 약 1000Å을 증착한 후, 습식 식각으로 상기 패드 질화막(33)을 약 200Å 내지 400Å 정도 제거하여 소자 격리막을 형성하므로, HDP 산화막의 겝-필 마진이 향상되고, 더불어 패드 질화막(33)의 스트레스도 방지됨을 알 수 있다. 뿐 만 아니라, 이와 같은 소자 격리막 형성 방법에 의해 반도체 소자를 형성할 경우 액티브 영역 간의 블렉 다운 전압 특성 및 PN 접합의 누설 전류 특성이 향상됨을 알 수 있다.
도 1a 내지 1e는 종래의 반도체 소자의 소자 격리막 형성 공정 단면도
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 소자 격리막 형성 공정 단면도
도 3a는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 n형 액티브 영역과 n형 액티브 영역 간의 블랙 다운 전압 특성을 나타낸 그래프
도 3b는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 p형 액티브 영역과 p형 액티브 영역 간의 블랙 다운 전압 특성을 나타낸 그래프
도 4a는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 p형 웰(p-well)과 n형 액티브 영역의 접합 누설 전류 특성 그래프
도 4b는 본 발명에 따른 반도체 소자의 소자 격리막 형성 방법에 의해 제조된 반도체 소자에서 n형 웰(n-well)과 p형 액티브 영역의 접합 누설 전류 특성 그래프
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 패드 산화막
33: 패드 질화막 34: TEOS 산화막
35: 감광막 36: 트렌치
38: HDP 산화막 38a: 소자 격리막

Claims (5)

  1. 반도체 기판상에 패드 질화막을 증착하는 단계;
    상기 패드 질화막의 일부를 제거하는 단계;
    상기 패드 질화막위에 TOES 산화막 형성하는 단계;
    소자 격리 영역과 필드 영역을 정의하여 상기 소자 격리 영역의 상기 반도체기판이 노출되도록 상기 소자 격리 영역의 상기 TEOS 산화막 및 패드 질화막을 선택적으로 제거하는 단계;
    상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 충분히 채워지도록 기판 전면에 HDP 산화막을 증착하는 단계;
    상기 패드 질화막의 표면이 노출되도록 CMP 공정으로 상기 HDP 산화막 및 TEOS 산화막을 제거하여 상기 트렌치 내에 소자 격리막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 소자 격리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 질화막은 LPCVD 방법으로 1000Å의 두께로 증착함을 특징으로 하는 반도체 소자의 소자 격리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막의 일부를 제거하는 단계는, 인산 용액을 이용한 습식 식각 방법으로 상기 패드 질화막의 일부를 제거함을 특징으로 하는 반도체 소자의 소자 격리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 패드 질화막의 일부를 제거하는 단계는, 남아 있는 패드 질화막의 두께가 600Å 내지 800Å가 되도록 제거함을 특징으로 하는 반도체 소자의 소자 격리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 패드 질화막 증착 전에 상기 반도체 기판에 패드 산화막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 소자 격리막 형성 방법.
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