KR20030002252A - 반도체 소자 격리막 형성 방법 - Google Patents

반도체 소자 격리막 형성 방법 Download PDF

Info

Publication number
KR20030002252A
KR20030002252A KR1020010039026A KR20010039026A KR20030002252A KR 20030002252 A KR20030002252 A KR 20030002252A KR 1020010039026 A KR1020010039026 A KR 1020010039026A KR 20010039026 A KR20010039026 A KR 20010039026A KR 20030002252 A KR20030002252 A KR 20030002252A
Authority
KR
South Korea
Prior art keywords
gap
region
layer
forming
oxide film
Prior art date
Application number
KR1020010039026A
Other languages
English (en)
Other versions
KR100781871B1 (ko
Inventor
노용주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010039026A priority Critical patent/KR100781871B1/ko
Publication of KR20030002252A publication Critical patent/KR20030002252A/ko
Application granted granted Critical
Publication of KR100781871B1 publication Critical patent/KR100781871B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자 격리막 형성시 과도한 연마량을 감소시키켜 디싱이 없는 소자 격리막을 형성하는 방법에 관한 것으로, 셀 영역 및 주변 영역의 활성 영역만을 식각하여 갭-필 산화막의 두께를 소자 격리막 형성 영역의 갭-필 산화막 두께와 비슷하게 함으로써, 연마량을 감소시키고 균일도가 향상된다.

Description

반도체 소자 격리막 형성 방법{METHOD OF FORMING FIELD OXIDE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 격리막 형성 방법에 관한 것으로, 소자 격리막 형성시 과도한 연마량을 감소시키켜 디싱이 없는 소자 격리막을 형성하는 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 소자 격리막 형성 방법을 설명하기 위한 단면도이다. 도 1a 내지 도 1d를 참조하면, 반도체 기판(1)의 상부에 패드 산화막(2), 패드 질화막(3)을 순차적으로 형성한다. 소자 격리막을 형성하고자 하는 영역 상부의 패드 질화막(3), 패드 산화막(2) 전체 및 상기 소자 격리막을 형성하고자 하는 영역의 반도체 기판(1)을 소정 깊이까지 식각하여 트렌치(4)를 형성한다. 그 다음에 반도체 기판(1)의 전면에 일정한 두께의 갭-필 산화막(5)을 형성한 후 패드 질화막(3)이 노출되도록 갭-필 산화막(5)을 연마하여 소자 격리막(6)을 형성한다.
종래의 소자 격리막 형성 방법은 트렌치 깊이가 매우 깊은 경우 증착하는 갭-필 산화막의 두께가 커지게 되어 연마량이 증가하여 연마 후의 균일도가 저하되며, 디싱이 발생하고 연마 시간 증가로 인한 소모재 사용량이 증가하여 공정 단가가 상승한다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 셀 영역 및 주변 영역의 활성 영역만을 식각하여 갭-필 산화막의 두께를 소자 격리막 형성 영역의 갭-필 산화막 두께와 비슷하게 함으로써, 연마량을 감소시키고 균일도가 향상된 반도체 소자 격리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 소자 격리막 형성 방법을 설명하기 위한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 소자 격리막 형성 방법에 의해 제조된 반도체 소자를 도시한 단면도들.
[도면의 주요부분에 대한 부호의 설명]
1, 10 : 반도체 기판2, 20 : 패드 산화막
3, 30 : 패드 질화막4, 40 : 트렌치
5, 50 : 갭-필 산화막6, 60 : 소자 격리막
본 발명에 따른 반도체 소자 격리막 형성 방법은 반도체 기판의 상부에 패드 산화막, 패드 질화막을 순차적으로 형성하는 단계와, 소자 격리막을 형성하고자 하는 영역 상부의 상기 패드 질화막, 패드 산화막 전체 및 상기 소자 격리막을 형성하고자 하는 영역의 반도체 기판을 소정 깊이까지 식각하여 트렌치를 형성하는 단계와, 상기 반도체 기판 전면에 일정한 두께의 갭-필 산화막을 형성하는 단계와, 상기 소자 격리막을 형성하고자 하는 영역을 제외한 영역의 갭-필 산화막을 선택적으로 식각하는 단계 및 상기 패드 질화막이 노출되도록 상기 갭-필 산화막을 연마하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 소자 격리막 형성 방법에 의해 제조된 반도체 소자를 도시한 단면도이다. 도 2a 및 도 2e를 참조하면,
반도체 기판(10)의 상부에 패드 산화막(20), 패드 질화막(30)을 순차적으로 형성한다. 패드 질화막(30)은 그 두께가 200 내지 2500Å인 것이 바람직하다.
소자 격리막을 형성하고자 하는 영역 상부의 패드 질화막(30), 패드 산화막(20) 전체 및 상기 소자 격리막을 형성하고자 하는 영역의 반도체 기판(10)을 소정 깊이까지 식각하여 트렌치(40)를 형성한다. 트렌치(40)는 그 깊이가 5000내지 25000Å인 것이 바람직하다.
그 다음에 반도체 기판(10)의 전면에 일정한 두께의 갭-필 산화막(50)을 형성한다. 갭-필 산화막(50)은 그 두께가 3000 내지 30000Å인 것이 바람직하다. 다음에는 소자 격리막을 형성하고자 하는 영역인 트렌치(40)를 제외한 영역의 갭-필 산화막(50)을 선택적으로 식각한다. 갭-필 산화막(50)은 HF 등의 플루오르계의 식각제를 이용하여 식각하는 것이 바람직하며, 식각 깊이는 3000 내지 25000Å인 것이 바람직하다. 패드 질화막(30)이 노출되도록 갭-필 산화막(50)을 연마하여 소자격리막(60)을 형성한다. 갭-필 산화막(50)의 연마 공정은 50 내지 300㎚ 크기의 실리카, 알루미나 연마제가 첨가된 pH8 내지 11인 슬러리를 이용하여 수행하는 것이 바람직하다.
본 발명에 의한 반도체 소자 격리막 형성 방법은 셀 영역 및 주변 영역의 활성 영역만을 식각하여 갭-필 산화막의 두께를 소자 격리막 형성 영역의 갭-필 산화막 두께와 비슷하게 함으로써, 연마량을 감소시키고 균일도가 향상시키는 효과가 있다.

Claims (7)

  1. 반도체 소자의 소자 격리막을 형성하는 소자 격리막 형성 방법에 있어서,
    반도체 기판의 상부에 패드 산화막, 패드 질화막을 순차적으로 형성하는 단계;
    소자 격리막을 형성하고자 하는 영역 상부의 상기 패드 질화막, 패드 산화막 전체 및 상기 소자 격리막을 형성하고자 하는 영역의 반도체 기판을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    상기 반도체 기판 전면에 일정한 두께의 갭-필 산화막을 형성하는 단계;
    상기 소자 격리막을 형성하고자 하는 영역을 제외한 영역의 갭-필 산화막을 선택적으로 식각하는 단계; 및
    상기 패드 질화막이 노출되도록 상기 갭-필 산화막을 연마하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 질화막은 그 두께가 200 내지 2500Å인 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 그 깊이가 5000내지 25000Å인 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 갭-필 산화막은 그 두께가 3000 내지 30000Å인 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  5. 제 1 항에 있어서,
    갭-필 산화막을 선택적으로 식각하는 단계는 플루오르계의 식각제를 이용하여 수행되는 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 갭-필 산화막을 선택적으로 식각하는 단계는 그 식각 깊이가 3000 내지 25000Å인 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 패드 산화막이 노출되도록 상기 갭-필 산화막을 연마하는 단계는 50 내지 300㎚ 크기의 실리카, 알루미나 연마제가 첨가된 pH8 내지 11인 슬러리를 이용하여 수행되는 것을 특징으로 하는 반도체 소자 격리막 형성 방법.
KR1020010039026A 2001-06-30 2001-06-30 반도체 소자 격리막 형성 방법 KR100781871B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010039026A KR100781871B1 (ko) 2001-06-30 2001-06-30 반도체 소자 격리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010039026A KR100781871B1 (ko) 2001-06-30 2001-06-30 반도체 소자 격리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20030002252A true KR20030002252A (ko) 2003-01-08
KR100781871B1 KR100781871B1 (ko) 2007-12-05

Family

ID=27712882

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010039026A KR100781871B1 (ko) 2001-06-30 2001-06-30 반도체 소자 격리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100781871B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864935B1 (ko) * 2007-08-28 2008-10-23 주식회사 동부하이텍 반도체 소자의 소자 격리막 형성 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100225953B1 (ko) * 1996-12-31 1999-10-15 김영환 반도체 소자의 소자분리절연막 형성방법
KR19990048259A (ko) * 1997-12-09 1999-07-05 구본준 반도체장치의 소자격리방법
KR20000044882A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 쉘로우 트랜치 소자분리막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864935B1 (ko) * 2007-08-28 2008-10-23 주식회사 동부하이텍 반도체 소자의 소자 격리막 형성 방법

Also Published As

Publication number Publication date
KR100781871B1 (ko) 2007-12-05

Similar Documents

Publication Publication Date Title
EP1479741A3 (en) Chemical mechanical polishing method for STI
KR20030002252A (ko) 반도체 소자 격리막 형성 방법
US6204149B1 (en) Methods of forming polished material and methods of forming isolation regions
JP2000091415A (ja) Ｓｔｉの形成方法
KR100300876B1 (ko) 화학적 기계적 평탄화를 이용한 소자분리막제조방법
KR100226728B1 (ko) 격리영역 형성방법
KR20000025634A (ko) 콘택 플러그 형성을 위한 반도체소자 제조방법
KR100303358B1 (ko) 에스오아이 웨이퍼 제조방법
KR100499408B1 (ko) 반도체소자의 소자분리막 형성방법
KR100333393B1 (ko) 에스오아이 웨이퍼 제조방법
JP2001210710A (ja) 犠牲層を使用する浅いトレンチ分離の形成プロセス
KR100451499B1 (ko) 반도체소자의소자분리막형성방법
KR100560288B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050012584A (ko) 반도체 소자의 소자분리막 형성방법
KR100967674B1 (ko) Ｃｍｐ공정을 이용한 반도체소자의 소자분리막 형성방법
TW200638478A (en) Method for fabricating trench isolation
KR20020087537A (ko) 반도체 소자의 격리막 형성 방법
KR20050003756A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20010061047A (ko) 세리아계 슬러리를 이용한 트렌치형 소자분리막 형성방법
KR20020091439A (ko) 소자분리막 형성 방법
KR20000015108A (ko) 트랜치를 이용한 에스.오.아이 소자의 제조방법
KR20010005162A (ko) 얕은 트렌치 소자분리공정을 이용한 반도체장치의 소자분리방법
KR20040036758A (ko) 반도체 소자의 소자분리막 형성방법
KR20050069617A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20010113323A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee