KR20050069617A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

Abstract

기판의 최외곽 영역에서의 트렌치 매립 산화막의 두께를 기판 중심부와 동일하게 함으로써 핫 트랜지스터로 인한 소자의 동작 불능을 예방할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공된다. 이는, 반도체 기판의 비활성 영역에 트렌치를 형성하는 단계와, 반도체 기판의 전면에 산화막을 증착하여 트렌치를 매립하는 단계와, 산화막을 패터닝하는 단계와, 반도체 기판의 최외곽 영역에 절연 물질을 도포하는 단계, 그리고 산화막 및 절연 물질을 식각하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming isolation layer of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 핫 트랜지스터로 인한 소자의 동작 불능을 예방할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

반도체 소자의 고집적화에 따라 미세화 기술의 하나인 소자 분리에 관한 연구개발이 활발히 진행되고 있다. 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서, 활성 영역의 크기 및 후속 공정 단계에서의 공정 마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 소자 분리막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.

현재 대부분의 반도체 소자의 제조 공정에는, 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연 물질을 매립하여 소자 분리막을 형성하는 쉘로우 트렌치 분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법이 사용되고 있다. STI방법은 소자 분리막의 형성에 있어서 열산화 공정에 의하지 않으므로 열산화 공정으로 인해 유발되는 문제점들을 어느 정도 줄일 수 있으며, 기술적으로 STI의 깊이를 조절함으로써 1G DRAM급 이상의 고집적화에 필요한 소자 분리막의 형성이 가능하다. STI 공정 중에서도 가장 핵심적인 것은 화학적 물리적 연마(Chemical Mechanical Polishing; 이하, "CMP"라 칭함) 공정으로서, 반도체 기판에 형성된 트렌치 매립 절연물들을 횡방향으로 제거하기 때문에 트렌치 매립 및 식각 방법으로 이상적인 것으로 생각되어지나, 이 CMP 방법 역시 트렌치의 폭이 수 ㎜ 정도로 커지면 불안정한 소자 분리 특성을 나타내는 문제점이 있다.

도 1 내지 도 3은 종래의 STI 공정을 이용한 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들로서, 반도체 기판의 최외곽 영역의 프로파일을 도식적으로 나타낸 것이다.

먼저, 도 1은 반도체 기판(10)을 식각하여 트렌치를 형성한 다음, 트렌치를 매립하기 위하여 반도체 기판(10)의 전면에 산화막(20)을 증착한 상태를 도시한 것으로, 반도체 기판의 최외곽 영역까지 산화막(20)이 증착되어 있다. 최외곽 영역의 반도체 기판(10)은 EBR(moat Edge Bead Removal)로 인해 식각된 상태이다.

도 2는 산화막(20)에 대한 사진식각 공정을 진행한 상태를 도시한 것이다. 이 사진식각 공정에서는 트렌치를 형성하기 위한 마스크 패턴의 역방향으로 산화막 패턴이 형성되고, 최외곽 영역에서는 역방향 EBR(reverse moat EBR)로 인해 증착되어 있던 산화막(20)이 모두 식각되게 된다.

도 3은 산화막(20)에 대한 CMP를 진행한 상태를 도시한 것이다.

상기한 사진식각 단계에서 최외곽 영역의 산화막이 모두 제거된 상태에서 CMP를 진행하게 되면, 최외곽 영역은 연마 패드(polishing pad)의 접촉 면적이 증가하므로 산화막이 연마되어 제거되는 속도가 반도체 기판의 중심부보다 상대적으로 증가하게 된다. 따라서, 도시된 바와 같이, 최외곽 영역과 그에 인접한 영역에서의 산화막(20)의 두께가 중심부에 비해 상대적으로 낮아지게 된다.

이러한 최외곽 인접 영역에서의 산화막 두께의 감소 현상은 게이트 형성을 위한 식각공정에서 정상보다 빠른 엔딩 포인트 검출(ending point detection)을 유도하게 되어 게이트의 크기(critical dimension)를 감소시키게 되고, 결국 반도체 기판의 최외곽 영역에서의 핫 트랜지스터(hot transistor)의 형성을 유발하여 소자의 불능을 유발하게 된다.

본 발명이 이루고자 하는 기술적 과제는 기판의 최외곽 영역에서의 트렌치 매립 산화막의 두께를 기판 중심부와 동일하게 함으로써 핫 트랜지스터로 인한 소자의 동작 불능을 예방할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 비활성 영역에 트렌치를 형성하는 단계와, 반도체 기판의 전면에 산화막을 증착하여 상기 트렌치를 매립하는 단계와, 상기 산화막을 패터닝하는 단계와, 상기 반도체 기판의 최외곽 영역에 절연 물질을 도포하는 단계, 및 상기 산화막 및 절연 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.

상기 절연 물질로 스핀 온 글래스(SOG) 막을 도포하며, 상기 절연 물질은 상기 트렌치의 깊이 이상의 두께로 도포하는 것이 바람직하다.

이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 4 내지 도 5는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 단면도들로서, 반도체 기판의 최외곽 영역의 프로파일을 도식적으로 나타낸 것이다.

먼저, 도 4를 참조하면, 트렌치가 형성된 반도체 기판(30) 상에 산화막(40)을 증착하고 사진식각 공정을 진행한 상태를 도시한 것이다.

보다 상세하게는, 반도체 기판(40) 위에 패드 산화막과 질화막(도시되지 않음)을 차례로 형성하고, 사진식각 공정으로 트렌치가 형성될 영역을 한정한다. 상기 질화막을 마스크로 사용하여 반도체 기판(40)을 식각하여 소정 깊이의 트렌치를 형성한다. 이 때, 반도체 기판의 최외곽 영역은 EBR(moat EBR)로 인해 모두 식각된다. 다음, 상기 트렌치를 매립하기 위하여 반도체 기판(40)의 전면에 화학 기상 증착(CVD) 방법으로, 상기 트렌치가 충분히 매립될 정도의 두께로 산화막(50)을 증착한다. 이 때, 반도체 기판의 최외곽 영역까지 산화막(50)이 증착된다.

다음, 상기 산화막(50)에 대해 사진식각 공정을 실시하는데, 최외곽 영역에 증착되어 있던 산화막은 역방향 EBR로 인해 모두 식각된다. 이 상태에서 산화막(50)에 대한 CMP를 실시하게 되면, 언급한 바와 같이 최외곽 영역에서의 패드의 접촉이 증가하게 되어 최외곽 영역과 그 인접 영역에서의 산화막의 식각율이 높아지게 되므로 산화막(50)의 두께가 중심부에 비해 상대적으로 낮아지게 된다.

따라서, 본 발명에서는 상기 산화막(50)에 대한 CMP 이전에 최외곽 영역에 역방향 EBR로 인한 단차를 보상하기 위하여, 절연 물질, 예를 들어 스핀 온 글래스(Spin On Glass; 이하, "SOG"라 함) 막(60)을 도포한다. 그러면, 산화막(50)에 대한 CMP를 진행할 때 최외곽 영역과 그 인접 영역에서의 과도연마(over-polish)를 방지할 수 있다. 이 때, 도포하는 SOG막(60)의 두께는 트렌치의 깊이 이상이 되도록 하는 것이 바람직하다.

도 5는 트렌치 매립 산화막(50)에 대한 CMP를 실시한 상태를 도시한 것으로, 최외곽 영역과 그 인접 영역에서의 산화막(50)의 두께가 얇아지는 현상이 방지되었음을 알 수 있다.

도 6은 반도체 기판의 최외곽 영역에 SOG막을 도포하는 과정을 설명하기 위한 것으로, 참조번호 "40"은 반도체 기판을, "60"은 SOG막을, 그리고 "70"은 반도체 기판을 올려놓는 진공 척(vacuum chuck)을 나타낸다.

SOG막(60)이 반도체 기판(40)의 최외곽 영역에만 도포되도록 하기 위하여, 반도체 기판(40)을 진공 척(70) 위에 올려둔 상태에서 진공 척(70)을 회전시키면서 최외곽 영역 위에서 SOG 분사 노즐을 통해 최외곽 영역에만 SOG 막이 도포되도록 한다. 이 때 도포되는 SOG막(60)의 두께는 최소 트렌치 깊이 이상이 되도록 함으로써 최외곽 영역에서의 토폴로지의 단차를 감쇄시켜 주어야 한다.

이상, 본 발명의 실시예를 설명하였으나, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법에 따르면, 반도체 기판에 트렌치를 형성하고 산화막으로 매립한 다음 CMP를 실시하기 전에 반도체 기판의 최외곽 영역에 SOG막을 도포하여 줌으로써 최외곽 영역과 그 인접영역에서의 과도연마를 방지할 수 있다. 따라서, 후속 게이트 형성을 위한 식각공정에서의 게이트의 크기의 감소로 인한 핫 트랜지스터(hot transistor)의 형성을 방지하고 결과적으로 소자의 제조 수율을 향상시킬 수 있다.

도 1 내지 도 3은 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.

도 4 내지 도 5는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 단면도들이다.

도 6은 반도체 기판의 최외곽 영역에 스핀 온 글래스(SOG) 막을 도포하는 과정을 설명하기 위한 모식도이다.

Claims (3)

1. 반도체 기판의 비활성 영역에 트렌치를 형성하는 단계;

   상기 반도체 기판의 전면에 산화막을 증착하여 상기 트렌치를 매립하는 단계;

   상기 산화막을 패터닝하는 단계;

   상기 반도체 기판의 최외곽 영역에 절연 물질을 도포하는 단계; 및

   상기 산화막 및 절연 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
2. 제 1항에 있어서,

   상기 절연 물질로 스핀 온 글래스(SOG) 막을 도포하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
3. 제 1항에 있어서,

   상기 절연 물질은 상기 트렌치의 깊이 이상의 두께로 도포하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.