KR20040057834A - 반도체 소자의 컨택 형성 방법 - Google Patents

반도체 소자의 컨택 형성 방법 Download PDF

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Abstract

본 발명은 STI, 평탄화 산화막 증착 및 CMP를 진행하여 평탄화를 진행시킨 다음, 폴리층을 증착하고 액티브와 필드 영역을 걸쳐있는 영역에 폴리를 남긴 후에 나머지를 제거한 후, 살리사이드를 형성하게 되면 액티브와 필드 영역에 걸쳐 패턴된 폴리 부위도 살리사이드가 형성이 되어 액티브 영역의 살리사이드와 접촉이 되어 액티브 영역으로 사용이 가능하여 컨택과 액티브와의 마진(margin)을 확보할 수 있는 반도체 소자의 컨택 형성 방법을 제공하는 것이다.
반도체 소자의 컨택 형성방법은 필드 산화막으로 액티브 영역과 필드 영역을 구분하도록 소정의 하부구조가 형성된 반도체 기판을 준비하는 단계와, 필드 산화막과 액티브 영역의 경계 부분에 엷은 폴리층을 형성하는 단계와, 폴리층까지 액티브로 이용할 수 있도록 폴리층과 액티브 영역을 모두 살리사이드(salicide)화 시키는 단계와; 살리사이드가 형성된 영역과 필드 산화막 상에 PMD(pre-metal-dielectric)을 형성하는 단계를 포함한다.

Description

반도체 소자의 컨택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 형성 및 BLC(borderless contact) 구조를 갖는 반도체 소자의 컨택을 형성하는 방법에 관한 것이다.
일반적으로 사용되는 현행 반도체 소자의 제조 공정 중에서 아이솔레이션 공정인 STI 공정 및 BLC 공정을 진행하는 전형적인 방법을 도 1a 내지 도 1j에 도시하였다.
먼저, 도 1a 및 도 1b에 도시된 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12), 질화막(14) 및 포토레지스트(16)를 순차적으로 증착한 후, 패터닝을 진행한 다음 CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(14)을 건식 식각한다. 물론, 이들 가스의 조합에 CxFx 등을 포함할 수 있다. 여기서, CxFx는 C4F8, C2F6, C5F8등을 의미한다.
이어서, 도 1c에 도시된 바와 같이, 식각된 질화막(14)를 마스크로 이용하여 실리콘 기판(10)을 STI 건식 식각한다. STI 건식 식각은 Cl2/O2/Ar 가스 등의 종합으로 활성화된 플라즈마로 건식 식각을 진행한다. 물론, 이들 가스의 조합에 Hx 등의 가스가 포함될 수도 있다. 그런 다음, SAC(sacrification) 산화를 진행하며 실리콘 기판(10)과 패드 산화막(12) 사이의 경계면의 실리콘이 산화가 되어 약간의 굴곡(rounding)이 형성된다.
그런 다음, 도 1d에 도시된 바와 같이, 평탄화 산화막(15)을 증착한다. 물론, 평탄화 산화막(15)은 증착시 STI 영역을 충분히 채울 수 있도록 높게 증착한다.
이어서, 도 1e에 도시된 바와 같이, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 질화막(14)의 일부를 남기고 평탄화를 시킨다. 이러한 결과, 평탄화된 산화막(18)이 STI 내부에 모두 채워지게 된다.
그리고, 도 1f에 도시된 바와 같이, 남아있는 질화막(14)을 제거한다. 질화막(14)의 제거는 H3PO4등으로 제거한다. 이는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화 산화막(18)과 패드 산화막(12)은 약간 제거된다.
도 1g 및 도 1h에 도시된 바와 같이, 트랜지스터 구조를 형성한 다음 살리사이드(salicide) 또는 코발트-살리사이드(Co-salicide)로 이루어진 층(20)을 형성한 다음 BLC(borderless contact) 질화막(22)를 증착한다. BLC 질화막(22)은 컨택 식각시 필드 부위의 산화막 손실을 최소화하기 위해서 컨택 식각 방지막(contact etch stop layer)으로 사용되는 것이므로 질화막이외 식각 방지막으로 사용 가능한 모든 물질의 사용이 가능하다.
이어서, 도 1i에 도시된 바와 같이, PMD(poly-metal-dielectric) 층(23)을 증착한 다음 포토레지스트(21)을 도포한 후 컨택 마스크로 패터닝한다.
그리고 나서, 도 1j에 도시된 바와 같이, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 BLC 건식 식각을 진행한다. 물론, 이들 가스의 조합에 CxFx 등을 포함할 수 있다. 여기서, CxFx는 C4F8, C2F6, C5F8등을 의미한다. BLC 질화막(22)을 식각 방지막으로 사용하여 컨택 식각에서 1차로 PMD 층(23)을 BLC 질화막(22)의 상부가 노출될 때까지 식각한다. 그리고, BLC 질화막(22)의 식각을 진행한다. 컨택 식각 방지막을 사용하지 않을 경우 필드 부위의 산화막의 식각이 진행되어 정션 누설이 발생할 수가 있기 때문에 식각 방지막은 사용하여야 한다. BLC 컨택 부위에는 디자인 마진(design margin)이 부족하여 액티브와 필드가 동시에 존재하고 액티브의 접촉 면적이 상대적으로 작아지게 되어 컨택 저항이 높게 나오는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 STI, 평탄화 산화막 증착 및 CMP를 진행하여 평탄화를 진행시킨 다음, 폴리층을 증착하고 액티브와 필드 영역을 걸쳐있는 영역에 폴리를 남긴 후에 나머지를 제거한 후, 살리사이드를 형성하게 되면 액티브와 필드 영역에 걸쳐 패턴된 폴리 부위도 살리사이드가 형성이 되어 액티브 영역의 살리사이드와 접촉이 되어 액티브 영역으로 사용이 가능하여 컨택과 액티브와의 마진(margin)을 확보할 수 있는 반도체 소자의 컨택 형성 방법을 제공하는 것이다.
도 1a 내지 도 1j는 종래 기술에 따른 반도체 소자의 컨택 형성을 설명하기 위하여 도시된 단면도들이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택을 형성하는 방법을 설명하기 위하여 도시된 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 반도체 기판 210 : 필드 산화막
211 : 얇은 폴리층
220 : 액티브 영역 상에 형성된 살리사이드층
221 : 얇은 폴리층 상에 형성된 살리사이드층
222 : BLC 질화막 230 : PMD 층
231 : 컨택홀
상기와 같은 목적을 실현하기 위한 본 발명은 필드 산화막으로 액티브 영역과 필드 영역을 구분하도록 소정의 하부구조가 형성된 반도체 기판을 준비하는 단계와, 상기 필드 산화막과 액티브 영역의 경계 부분에 엷은 폴리층을 형성하는 단계와, 상기 폴리층까지 액티브로 이용할 수 있도록 상기 폴리층과 상기 액티브 영역을 모두 살리사이드(salicide)화 시키는 단계와, 상기 살리사이드가 형성된 영역과 필드 산화막 상에 PMD(pre-metal-dielectric)을 형성하는 단계를 포함하는 것을 특징으로 반도체 소자의 컨택 형성 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 형성 방법을 설명하기 위하여 도시된 단면도들이다.
도 2a에 도시된 바와 같이, 실리콘 기판(200) 상에 패드 산화막을 증착하고 질화막을 증착하고 포토레지스트를 도포한 다음 패터닝을 진행한다. 그리고, 질화막을 건식 식각한 후 STI 건식 식각을 진행한다. 이어서, 실리콘 산화를 진행하여 약간의 코너 라운딩(corner rounding)을 실시한 다음 평탄화 산화막을 증착시킨다. 다음 단계로, CMP를 진행하고 질화막을 제거한다. 이러한 기본적인 공정을 진행한 후, 필드 산화막(210) 상에 얇은 폴리층(211)을 증착한 다음 폴리층(211)을 패터닝한 것이다. 폴리층(211)의 패턴은 포토레지스트을 패턴 진행한 다음, 포토레지스트를 장벽으로 건식 식각 진행하여 트렌치 영역에 채워진 필드 산화막(210) 코너에 패턴을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 살리사이드를 형성함으로써, 액티브 영역 상부에 살리사이드 층(220)을 형성하고 폴리 패턴층 상부에 형성된 살리사이드 층(221)이 연결되기 때문에 폴리 패턴(211)이 형성된 살리사이드 층(221) 까지 액티브 영역으로 사용할 수가 있게 되어 액티브 영역이 넓어지는 효과를 얻게 된다. 그 후에 BLC 질화막(222)을 증착한다.
다음 단계로, 도 2c에 도시된 바와 같이, PMD(pre-metal-dielectric) 층(230)을 증착한 다음에 포토레지스트를 형성한 후 패터닝을 한다. 이어서, 패터닝된 포토레지스트를 이용하여 컨택 건식 식각을 진행하여 컨택홀(231)을 형성한다. 종래의 방법에서는, BLC의 문제인 액티브와 컨택되는 마진이 부족하여 액티브와 필드를 동시에 걸쳐서 패턴이 진행이 되는 것이 문제가 되었지만, 본 발명의 바람직한 실시예에서는 필드 영역에 액티브와 연결된 살리사이드가 형성이 되어 있기 때문에 컨택 건식 식각을 진해시 살리사이드 위로만(즉, 도면에서 원으로 표시된 232 영역) 패턴이 진행되어 필드 산화막(210)의 손실이 없게 된다.
또한, 필드 산화막(210)의 손실이 없기 때문에 정션 누설 등을 방지할 수가 있게 된다. 그리고, 살리사이드 부위에 컨택이 형성이 되기 때문에 BLC 질화막(222)을 사용하지 않아도 된다. 즉, 본 발명의 바람직한 실시예에서 BLC 질화막(222)를 사용하는 것으로 나타내었지만, 사용하지 않아도 본 발명의 목적을 수행할 수 있다.
상기한 바와 같이, 본 발명은 BLC(borderless contact) 부위의 액티브 영역이 증가하여 컨택 저항이 감소하는 효과가 있다.
또한, 본 발명은 BLC 부위에서 발생할 수 있는 정션 누설(junction leakage)를 방지할 수 있는 효과를 얻게된다.
그리고, 컨택과 액티브 영역과의 공정 마진이 없는 경우에, 본 발명을 사용하면 액티브 영역을 확보할 수 있는 장점이 있다.

Claims (7)

  1. 필드 산화막으로 액티브 영역과 필드 영역을 구분하도록 소정의 하부구조가 형성된 반도체 기판을 준비하는 단계와,
    상기 필드 산화막과 액티브 영역의 경계 부분에 엷은 폴리층을 형성하는 단계와,
    상기 폴리층까지 액티브로 이용할 수 있도록 상기 폴리층과 상기 액티브 영역을 모두 살리사이드(salicide)화 시키는 단계와;
    상기 살리사이드가 형성된 영역과 상기 필드 산화막 상에 PMD(pre-metal-dielectric)을 형성하는 단계를
    포함하는 것을 특징으로 반도체 소자의 컨택 형성 방법.
  2. 제 1항에 있어서, 상기 PMD 층을 형성하는 단계 이후에, 상기 PMD 층을 식각하여 컨택홀을 형성하는 단계를 더 포함하는 것을 특징으로 반도체 소자의 컨택 형성 방법.
  3. 제 2항에 있어서, 상기 컨택홀을 형성하는 단계에서 상기 살리사이드로 형성된 층이 식각 방지막의 역할을 하는 것을 특징으로 반도체 소자의 컨택 형성 방법.
  4. 제 1항에 있어서, 상기 살리사이드를 형성하는 단계 이후에, BLC(borderless contact) 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 컨택 형성 방법.
  5. 제 4항에 있어서, 상기 컨택홀을 형성하는 단계에서 상기 BLC 질화막이 식각 방지막의 역할을 하는 것을 특징으로 반도체 소자의 컨택 형성 방법.
  6. 제 3 또는 5항에 있어서, 상기 컨택홀을 형성하는 단계에서 상기 필드 산화막의 손실(loss)이 일어나지 않는 것을 특징으로 하는 반도체 소자의 컨택 형성 방법.
  7. 제 1항에 있어서, 상기 액티브 영역의 증가 현상으로 인하여 컨택 접촉 면적의 증가 효과를 얻기 때문에 컨택 저항이 향상되는 것을 특징으로 하는 반도체 소자의 컨택 형성 방법.
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