KR20050002939A - 반도체 제조공정의 샐로우 트렌치 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims abstract description 4
- 238000001312 dry etching Methods 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000001039 wet etching Methods 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 229910019142 PO4 Inorganic materials 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 4
- 239000010452 phosphate Substances 0.000 description 4
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 제조공정의 샐로우 트렌치 형성방법에 있어서, 더욱 상세하게는 실리콘 기판상에 실리콘 산화막과 실리콘 질화막을 연속적으로 형성한 후 STI를 형성하고 상기 산화막과 질화막을 제거하는 데 있어서, 종래의 습식 식각에 의한 식각이 아니라 건식 식각으로 완전히 제거하는 방법에 관한 것이다.
본 발명의 반도체 제조공정의 샐로우 트렌치 형성방법은 활성 영역의 실리콘 산화막은 C4H8, CO, Ar 가스를 사용하여 건식 식각하고, 실리콘 질화막은 C4H8, Ar 가스를 사용하여 건식 식각하는 것으로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 제조공정의 샐로우 트렌치 형성방법은 종래 기술의 습식 식각 방법에 의한 활성 영역의 실리콘 산화막 및 질화막 제거로 인해 발생하는 잔존 산화막이나 질화막에 의한 트렌지스터 미작동 등의 문제 발생을 사전에 예방할 수 있다.
또한, 기존의 습식 식각에 의한 실리콘 산화막 및 질화막 제거는 BHF 베스 와 H3PO4베스의 두 공정을 이용해야 하는 반면, 건식식각 방법을 이용하게 되면 단 한번의 공정으로 상기 두 물질을 제거할 수 있는 장점을 가지고 있다.
Description
본 발명은 반도체 제조공정의 샐로우 트렌치 형성방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation, 이하 STI)를 형성하기 위해 형성한 산화막 및 질화막을 순차적으로 식각하고 실리콘 기판을 소정의 깊이로 식각하여 트렌치를 형성하고, 상기 산화막 및 질화막을 식각할 때 건식 식각하여 포토레지스트를 완전히 제거하는 것에 관한 것이다.
종래에는, 실리콘 기판 상에 실리콘 질화막과 실리콘 산화막을 연속적으로 형성하고 난 후, 사진(Photo) 공정을 거쳐 STI 식각을 통해 트렌치를 형성한다. 다음으로 HDP(High Density Plasma, 이하 HDP) 산화막이나 O3-TEOS 산화막 증착공정을 통해 상기 기판에 형성된 트렌치를 매립한 후, CMP공정을 이용하여 평탄화를 실시한다.
실리콘 질화막을 제거하기 전에 실리콘 질화막 상부에 잔존하는 실리콘 산화막을 BHF(Buffered HydroFlouric Acid, 이하 BHF)를 이용하여 습식 식각해 준다. 다음으로 실리콘 질화막을 인산용액(H3PO4)을 이용하여 역시 습식 식각으로 제거해 준다.
이 때 실리콘 질화막 위 활성 영역에 있는 실리콘 산화막이 CMP 공정에 의해 완전한 평탄화가 되지 않고 국부적인 평탄화가 될 경우, 일부 활성 영역에는 상당량의 산화막이 남게 되어 BHF 용액을 이용한 습식 식각 공정에 의해 완전히 제거되지 않는 경우가 발생하게 된다. 이 때 후속하는 실리콘 질화막 제거 공정에서는 인산용액의 선택적 식각 특성으로 인해 잔존 산화막 때문에 실리콘 질화막이 제거되지 않고 그대로 남아 있는 경우가 발생하게 된다. 이러한 경우 이온주입기(Implant)를 이용한 도핑 공정과 게이트 산화막 형성 공정을 거친 후 게이트 전극물질인 폴리 실리콘(Poly-Silicon)의 증착 및 식각 공정을 통해소자(Transistor)를 형성하게 되는데 상기 공정에서 완전 제거되지 않고 남아 있는 실리콘 질화막에 의해 트랜지스터의 미작동 현상이 발생하여 디바이스의 신뢰성 측면에서 심각한 불량이 발생할 수 있다.
도 1a 내지 도 1c는 종래 기술에 의한 STI 영역을 형성하는 과정을 묘사한 단면도이다.
먼저, 도 1a는 산화막(2), 질화막(3) 및 TEOS(Tetraethylorthosilicate, 이하 TEOS)의 패드 산화막(4)을 순차적으로 형성하고, 포토레지스트(도시 안함)를 도포하여 패턴한 다음, 질화층 및 산화막을 순차적으로 식각하고 실리콘 기판(1)의 일부분을 식각하여 트렌치를 형성하고 O3-TEOS산화막이나 HDP산화막 증착공정을 통해 상기 기판에 형성된 트렌치를 절연물질(5)로 매립한다.
다음, 도 1b는 CMP 공정으로 상기 O3-TEOS나 HDP산화막과 같은 절연물질을 평탄화하는 단계이다.
이때, TEOS으로 형성된 패드 산화막의 아래 부분인 질화막 상부(도 1a에서 표시된 점선(6))까지 평탄화되어야 하지만 완전히 제거되지 못하고 산화막이 잔류(7)할 수 있다.
다음, 도 1c는 습식 식각으로 질화막 및 산화막을 제거하여 STI를 형성하는 단계다.
이때, BHF 및 인산용액을 이용하여 질화막 및 산화막을 제거하게 되는데, 질화막 상부에 산화막이 잔존하는 경우에는 질화막이 제거되지 못하여 상기에서 서술한 것과 같은 문제를 발생하게 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 기존의 습식 식각에 의해 실리콘 산화막 및 질화막을 제거하는 대신 건식 식각 방법을 이용하여 상기 두 물질을 제거하면 산화막이나 질화물이 잔류함으로 인해 발생하는 트랜지스터의 미작동을 방지하고 단 한번의 공정으로 상기 두 물질을 제거할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
도 1a 내지 도 1c는 종래기술에 의한 습식 식각 방법을 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 의한 건식 식각 방법을 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 기판 12 : CMP 정지층
13 : 질화막 14 : TEOS-산화막
15 : 절연물질 20 : 포토레지스트
본 발명의 상기 목적은 실리콘 기판 상에 산화막, 질화막 및 TEOS-산화막을 순차적으로 형성하는 단계; STI를 형성하기 위한 포토레지스트를 형성한 후 패턴하는 단계; 상기 산화막, 질화막 및 TEOS-산화막을 순차적으로 식각하고 실리콘 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 절연체로 매립하는 단계; CMP를 사용하여 평탄화하는 단계; 포토레지스트를 도포하고 패턴하는 단계; 상기 질화막 및 TEOS-산화막을 건식 식각하는 단계; 및 포토레지스트를 제거하는 단계로 이루어진 반도체 제조공정의 샐로우 트렌치 형성방법에 의해 달성된다.
종래의 기술에서 사용되는 건식 식각 방법에 비해 산화막과 질화막의 제거에 건식 식각방법을 이용함으로써 활성 영역에 있는 상기 물질들을 완전히 제거해 줄수 있다.
CMP 평탄화 공정을 진행한 후, 건식 식각을 위해 포토레지스트 도포, 노광(Exposure) 및 현상(Develop) 공정을 통해 STI 영역에는 마스크가 남아 있고 활성 영역에는 마스크를 제거해 준다. 건식 식각 가스로는 C4H8, CO, Ar 가스를 이용하여 먼저 실리콘 질화막 상부의 TEOS-산화막을 제거해 준다. 이 때 TEOS-산화막/질화막의 선택비는 15:1 가량이다.
TEOS-산화막의 식각이 완료되면 C4H8과 Ar 가스만을 이용하여 활성 영역에 존재하는 실리콘 질화막을 완전히 제거해 준다. 이 때 TEOS-산화막/질화막의 선택비는 5:1 가량이다. 일반적으로 실리콘 질화막 식각에는 CF4/Ar을 이용하는 경우가 많지만, CF4가스는 실리콘 질화막 하부의 실리콘에 대한 선택비가 낮으므로 C4F8, CHF6/O2, CH2F2, CH6F 등의 식각 가스를 사용하는 것이 용이하다.
실리콘 질화막의 제거가 완료되면 O2가스를 이용하여 STI 영역에 남아있는 포토레지스트 마스크를 제거한다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
먼저, 도 2a는 실리콘 기판 상에 종래의 기술과 같은 방식으로 CMP 정치층(12), 질화막(13) 및 TEOS-산화막(14)을 형성한 후 식각하여 트렌치를 형성하고 O3-TEOS막 혹은 HDP증착 공정을 통해 상기기판에 HDP증착 공정을 통해 상기 기판에 HDP산화막이나 O3-TEOS막과 같은 절연물질(15)을 매립하여 STI를 형성하는 단계를 거친다.
다음, 도 2b는 CMP 공정으로 도 2a의 점선(16)까지 평탄화하는 단계에 관한 것이다. 그런데 질화막 상부에 TEOS-산화막(17)이 잔존하는 경우에 종래의 기술로는 질화막(13)이나 CMP 정지층(12)을 완전히 제거할 수 없게 되어 디바이스의 성능에 영향을 미치게 된다.
다음, 도 2c는 본 발명의 건식 식각을 위해 포토레지스트를 도포, 노광 및 현상하는 단계에 관한 것이다. CMP공정후 질화막 상부에 TEOS-산화막(17)이 잔존하는 경우 TEOS-산화막 상부에 포토레지스트를 도포하고 노광하여 STI 영역의 포토레지스트는 남겨 마스크(18)로 사용한다.
다음, 도 2d와 같이 질화막(13) 상부에 잔존하는 TEOS-산화막(17)을 제거하기 위해 C4H8, CO, Ar 가스를 이용하여 건식 식각(19)을 하고(TEOS-산화막/질화막의 선택비는 약 15:1), TEOS-산화막(17)의 식각이 완료되며, 도 2e와 같이 C4H8과 Ar 가스만을 이용하여 활성 영역에 존재하는 질화막(13)을 완전히 제거해 준다(산화막/질화막의 선택비는 약 5:1). 이 때 C4H8가스는 5 내지 30sccm, CO 가스는 100 내지 300sccm, Ar 가스는 200 내지 400sccm을 사용한다. 이 때 C4H8가스를 대신하여 C4F8, CHF6/O2, CH2F2및 CH6F 가스를 사용할 수 있다.
도 2f와 같이 상기 질화막(13)이 완전히 제거되면, O2가스를 이용하여 STI영역에 남아있는 포토레지스트 마스크(18)를 제거한다.
다음, 도 2g는 본 발명에 의해 활성 영역에 산화물이나 질화물이 잔류하지 않은 기판이 형성된 것을 보여주고 있다.
따라서, 본 발명의 반도체 제조공정의 샐로우 트렌치 형성방법은 습식 식각 방법에 의한 활성 영역의 TEOS-산화막 및 질화막 제거에 비해 건식 식각 방법을 이용함으로써 트렌지스터의 미작동 등의 문제 발생을 사전에 예방할 수 있고, 기존의 습식 식각에 의한 TEOS-산화막 및 질화막 제거는 BHF 및 인산용액의 두 공정을 이용해야 하는 반면에 건식 식각 방법을 이용하게 되면 단 한번의 공정으로 상기 두 물질을 제거할 수 있는 장점을 가지고 있다.
Claims (7)
- 반도체 제조공정의 샐로우트렌치 제조방법에 있어서,실리콘 기판 상에 산화막, 질화막 및 TEOS-산화막을 순차적으로 형성하는 단계;STI를 형성하기 위한 포토레지스트를 형성한 후 패턴하는 단계;상기 TEOS-산화막, 질화막 및 산화막을 순차적으로 식각하고 실리콘 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 절연체로 매립하는 단계;CMP를 사용하여 평탄화하는 단계;포토레지스트를 도포하고 패턴하는 단계;상기 TEOS-산화막 및 질화막을 건식 식각하는 단계; 및포토레지스트를 제거하는 단계를 포함함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 제조방법.
- 제 1항에 있어서,상기 STI는 O3-TEOS 또는 HDP산화막을 이용하여 절연체를 매립하는 것을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
- 제 1항에 있어서,상기 TEOS-산화막의 건식 식각은 C4H8, CO 및 Ar 가스를 이용함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
- 제 1항에 있어서,상기 질화막의 건식 식각은 C4H8,C4F8, CHF6/O2, CH2F2및 CH6F 가스 가운데 어느 하나와 Ar 가스를 이용함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
- 제 3항 또는 제 4항에 있어서,상기 C4H8,C4F8, CHF6/O2, CH2F2및 CH6F 가스는 각각 5 내지 30sccm을 이용함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
- 제 3항 또는 제 4항에 있어서,상기 CO 및 Ar 가스는 각각 100 내지 300sccm, 200 내지 400sccm을 이용함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
- 제 1항에 있어서,상기 포토레지스트 제거는 O2가스를 이용함을 특징으로 하는 건식 식각을 이용한 반도체 제조공정의 샐로우 트렌치 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042287A KR100532839B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 제조공정의 샐로우 트렌치 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042287A KR100532839B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 제조공정의 샐로우 트렌치 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002939A true KR20050002939A (ko) | 2005-01-10 |
| KR100532839B1 KR100532839B1 (ko) | 2005-12-01 |
Family
ID=37218191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0042287A KR100532839B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 제조공정의 샐로우 트렌치 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100532839B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101053647B1 (ko) * | 2009-12-29 | 2011-08-02 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
-
2003
- 2003-06-27 KR KR10-2003-0042287A patent/KR100532839B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101053647B1 (ko) * | 2009-12-29 | 2011-08-02 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR100532839B1 (ko) | 2005-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |