KR20030002884A - 반도체소자의 소자분리막 형성 방법 - Google Patents
반도체소자의 소자분리막 형성 방법 Download PDFInfo
- Publication number
- KR20030002884A KR20030002884A KR1020010038712A KR20010038712A KR20030002884A KR 20030002884 A KR20030002884 A KR 20030002884A KR 1020010038712 A KR1020010038712 A KR 1020010038712A KR 20010038712 A KR20010038712 A KR 20010038712A KR 20030002884 A KR20030002884 A KR 20030002884A
- Authority
- KR
- South Korea
- Prior art keywords
- mask
- trench
- forming
- silicon substrate
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000001020 plasma etching Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 208000032368 Device malfunction Diseases 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
본 발명은 깊은 트렌치 식각시 기형성된 얕은 트렌치가 손상되는 것을 방지하도록 한 반도체소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 셀지역과 주변지역이 정의된 실리콘기판상에 패드산화막, 패드질화막, 하드마스크를 순차적으로 형성하는 단계, 상기 하드마스크상에 상기 셀지역과 주변지역에서 각각 트렌치가 형성될 부분을 정의하는 트렌치마스크를 동시에 형성하는 단계, 상기 트렌치 마스크로 상기 하드마스크, 패드질화막, 패드산화막을 식각하여 상기 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판 중 상기 셀지역을 덮는 주변지역 오픈마스크를 형성하는 단계, 상기 주변지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치를 포함한 상기 주변지역을 덮는 셀지역 오픈마스크를 형성하는 단계, 및 상기 셀지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 2 트렌치를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 소자분리(Isolation; ISO)는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다.
소자 분리 방법 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(Nitride)을 반도체기판상에 형성하고, 포토리소그래피(Photolithograpy) 방법으로 패터닝하여 반도체기판의 소정 부분을 노출시킨 후, 노출된 반도체기판을 산화시켜 소자 분리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다.
LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체소자와 반도체소자를 분리하는 소자분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PBL 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI 방법은 반도체기판상에 상기 반도체기판과 식각선택비가 양호한 질화막을 형성하고, 상기 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치를 형성한 후, 상기 트렌치에 절연막을 매립시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 트렌치에 매립되는 필드절연막을 형성한다.
이러한 LOCOS, PGI, STI 공정은 DRAM에 적용되고 있으며, 특히 최근에 주로 적용되고 있는 STI 공정에서 트렌치의 깊이는 2000Å∼3000Å정도로 얕다.
한편, 비휘발성 메모리 소자 중 플래쉬메모리(Flash memory)에서는 하나의 소자안에서 셀지역은 DTI(Deep Trench Isolation) 공정이 적용되고, 주변지역은 DRAM과 유사한 깊이의 STI 공정이 적용된다.
DTI를 형성하고 나중에 STI를 형성하는 경우에는, STI 형성을 위한 노광 공정시 사용되는 감광막이 DTI영역으로 흘러 들어가게 되어 DTI가 형성된 지역과 STI가 형성될 지역간의 감광막 두께 차이로 인하여 도포 불량이 발생하고, 따라서 패턴이 붕괴되는 문제가 발생한다.
이러한 문제점을 해결하기 위해 STI를 먼저 형성하고 DTI를 나중에 형성하는 방법에 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 소자분리막 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀지역(Ⅰ')과 주변지역(Ⅰ)으로 구분되는 실리콘기판(11)상에 패드산화막(12)과 패드질화막(13)을 증착한 후, 패드질화막(13)상에 하드마스크(14)를 증착한다. 여기서, 패드질화막(13)은 후속 화학적기계적연마 공정에서 스톱층으로 활용한다. 그리고, 하드마스크(14)는 실리콘산화막을 이용한다.
다음으로, 하드마스크(14)상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 주변지역(Ⅰ)에 트렌치를 형성하기 위한 STI 마스크(15)를 형성한 다음, STI 마스크(15)를 이용하여 하드마스크(14), 패드질화막(13), 패드산화막(12)을 순차적으로 식각하여 주변지역(Ⅰ)의 실리콘기판(11) 중 트렌치 식각이 이루어질 표면을 노출시킨다.
이 때, 미세한 STI마스크(15)를 형성하기 위해 감광막으로 유기질 반사방지막(Organic Anti Reflective Coating)을 사용한다.
계속해서, STI 마스크(15)를 이용하여 노출된 실리콘기판(11)을 STI 타겟에 맞게 소정 깊이로 식각하여 얕은 트렌치(16)를 형성한다.
도 1b에 도시된 바와 같이, STI 마스크(15)를 잔류시킨 상태에서 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀지역(Ⅰ')에 트렌치를 형성하기 위한 DTI 마스크(17)를 형성한다. 이 때, 미세한 DTI 마스크(17)를 형성해야 하므로 감광막의 두께를 높일 수 없으며, 감광막으로는 유기질 반사방지막을 이용한다.
계속해서, DTI 마스크(17)를 이용하여 하드마스크(14), 패드질화막(13), 패드산화막(12)을 순차적으로 식각하여 셀지역(Ⅰ')의 실리콘기판(11) 중 트렌치 식각이 이루어질 표면을 노출시킨 다음, 연속해서 DTI 마스크(17)를 이용하여 노출된 실리콘기판(11)을 DTI 타겟에 맞게 소정 깊이로 식각하여 깊은 트렌치(18)를 형성한다.
다음으로, DTI 마스크(17) 및 STI 마스크(15)를 제거하고 세정한다.
상술한 바와 같이, 종래 기술에서는 하나의 소자내에서 서로 다른 타겟으로 실리콘기판을 식각할 때 감광막 마스크를 두번 사용하여 식각하였다. 이때, 감광막 도포 불량을 극복하기 위해 STI 타겟을 먼저 식각한 후 DTI 타겟을 나중에 식각한다.
그러나, 종래기술은 여전이 감광막 도포 불량이 문제점으로 잔류하며, 하나의 레이어(layer)에서 마스크를 두번 사용하므로 패턴 정렬에 많은 노력을 기울여야 하는 단점이 있다.
또한, STI 식각후 두번째 DTI 식각할 때, 미리 형성시켜 놓은 STI 마스크의 감광막이 얕은 트렌치를 제대로 막아주지 못하기 때문에, 즉, 실리콘기판의 식각에 대한 감광막의 선택비 부족으로 인하여 먼저 형성했던 얕은 트렌치의 가운데 부분이 함몰(도 1c의 'A')되는 문제점이 발생한다. 이로 인해 소자분리막의 절연 특성이 열화되어 GOI(Gate Oxide Integrity)와 누설전류 특성을 열화시켜 소자의 오작동 및 불량을 유발하게 된다.
그리고, 주변지역의 얕은 트렌치를 형성한 후 셀지역의 깊은 트렌치를 형성하기 위한 유기질 반사방지막 도포시, 이미 형성한 얕은 트렌치의 단차에 의해 도포 불량이 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 감광막마스크를 이용하여 깊은 트렌치를 식각함에 따른 감광막 선택비 부족으로 기형성된 얕은 트렌치가 손상되는 것을 방지하는데 적합한 반도체소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 소자분리막의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 하드마스크
25 : 트렌치마스크 26 : 주변지역 오픈마스크
27 : 얕은 트렌치 28 : 셀지역 오픈마스크
29 : 깊은 트렌치
상기의 목적을 달성하기 위한 본 발명의 소자분리막의 형성 방법은 셀지역과 주변지역이 정의된 실리콘기판상에 패드산화막, 패드질화막, 하드마스크를 순차적으로 형성하는 단계, 상기 하드마스크상에 상기 셀지역과 주변지역에서 각각 트렌치가 형성될 부분을 정의하는 트렌치마스크를 동시에 형성하는 단계, 상기 트렌치 마스크로 상기 하드마스크, 패드질화막, 패드산화막을 식각하여 상기 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판 중 상기 셀지역을 덮는 주변지역 오픈마스크를 형성하는 단계, 상기 주변지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치를 포함한 상기 주변지역을 덮는 셀지역 오픈마스크를 형성하는 단계, 및 상기 셀지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 2 트렌치를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 셀지역(Ⅱ')과 주변지역(Ⅱ)으로 구분되는 실리콘기판(21)상에 패드산화막(22)과 패드질화막(23)을 증착한 후, 패드질화막(23)상에 하드마스크(24)를 증착한다.
여기서, 패드질화막(23)은 후속 화학적기계적연마 공정에서 스톱층으로 활용한다. 그리고, 하드마스크(24)는 실리콘산화막을 이용하되, 후속 갭필에 사용되는 갭필절연막과 동일한 막으로 이용하여 후속 연마 공정에서 용이하게 제거되도록 한다.
다음으로, 하드마스크(24)상에 유기질 반사방지막을 도포한 후 노광 및 현상으로 패터닝하여 트렌치마스크(25)를 형성하되, 셀지역(Ⅱ')과 주변지역(Ⅱ)에 각각 형성한다.
그리고, 트렌치마스크(25)를 이용하여 하드마스크(24), 패드질화막(23), 패드산화막(22)을 순차적으로 식각하여 실리콘기판(11) 중 트렌치 식각이 이루어질 표면을 노출시킨다.
이 때, 트렌치가 형성될 주변지역(Ⅱ)과 셀지역(Ⅱ')을 노출시키기 위한 하드마스크(24) 식각이 한번에 이루어진다.
다음으로, 트렌치 마스크(25)를 제거한 후, 용액으로 세정한다
도 2b에 도시된 바와 같이, 트렌치 마스크(25) 제거후 노출된 결과물 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀지역(Ⅱ')을 덮는 주변지역 오픈마스크(26)를 형성한다.
이 때, 주변지역(Ⅱ)의 트렌치 형성 부분을 오픈시키기 위한 미세한 마스크를 형성할 필요가 없기 때문에 주변지역 오픈마스크(26)를 형성하기 위한 감광막의 두께를 적절하게 조절할 수 있고, 마스크 정렬시 오차 범위를 크게 할 수 있다.
다음으로, 주변지역(Ⅱ)에 노출된 하드마스크(24)를 이용하여 드러난 실리콘기판(21)을 STI 타겟으로 소정 깊이만큼 식각하여 얕은 트렌치(27)를 형성한다. 이 때, 하드마스크(24)를 실리콘기판(21) 식각시 마스크로 이용했기 때문에 트렌치(27) 형성후 소정 두께만큼 손실되며(B), 주변지역 오픈마스크(26)는 실리콘기판(21) 식각시 셀지역에서 식각되는 것을 방지하는 역할을 한다.
도 2c에 도시된 바와 같이, 주변지역 오픈마스크(26)를 제거한 후 세정을 실시하고, 결과물 전면에 감광막을 도포하고 노광 및 현상으로 주변지역(Ⅱ)은 덮고 셀지역(Ⅱ')을 오픈시키는 셀지역 오픈마스크(28)를 형성한다.
이 때, 셀지역(Ⅱ')의 트렌치 형성 부분을 오픈시키기 위한 미세한 마스크를 형성할 필요가 없기 때문에 셀지역 오픈마스크(28)를 형성하기 위한 감광막의 두께를 적절하게 조절할 수 있고 마스크 정렬시 오차 범위를 크게 할 수 있다. 여기서, 감광막의 두께를 높이므로써 셀지역(Ⅱ') 식각시, 얕은 트렌치를 보호할 수 있다.
계속해서, 셀지역 오픈마스크(28)에 의해 노출된 하드마스크(24)를 이용하여셀지역(Ⅱ')의 노출된 실리콘기판(21)을 DTI 타겟으로 소정 깊이만큼 식각하여 얕은 트렌치에 비해 2∼10배 깊은 깊은 트렌치(29)를 형성한다.
이 때, 셀지역 오픈마스크(28)에 의해 노출된 하드마스크(24)를 이용하여 실리콘기판(21)을 식각하고 주변지역(Ⅱ)은 셀지역 오픈마스크(28)가 덮고 있으므로 주변지역의 실리콘기판이 손상되는 것을 방지하며, 하드마스크(24)를 이용하여 식각을 진행하였으므로 하드마스크(24)가 소정 두께만큼 손실된다(C).
도 2d에 도시된 바와 같이, 셀지역 오픈 마스크(28)를 제거하고 용액으로 세정하여 얕은 트렌치(27)와 깊은 트렌치(29)를 오픈시킨다.
후속 공정으로, 전면에 갭필절연막을 증착한 후, 패드질화막(23)을 연마정지막으로 한 화학적기계적연마를 실시한다. 이 때, 하드마스크(24)는 갭필절연막과 동일한 물질을 이용하므로, 연마시 용이하게 제거된다.
그리고, 패드질화막 제거 공정 등을 거쳐 실리콘기판(21)에 얕은 소자분리막과 깊은 소자분리막을 형성한다.
한편, 두 번의 실리콘기판의 식각 공정은 RIE, ECR, ICP 또는 TCP 중에서 선택된 어느 하나의 플라즈마식각장치에서 1mtorr∼100mtorr의 압력을 유지한 상태에서 10W∼1000W의 파워를 인가하고 Cl2, HBr, Ar, O2, BCl3중에서 선택된 어느 하나의 가스를 이용한다.
본 발명의 실시예에서는 얕은 트렌치를 먼저 형성한 후, 깊은 트렌치를 나중에 형성하였으나, 반대로 깊은 트렌치를 먼저 형성하고 나중에 얕은 트렌치를 형성하여도 동일한 방법을 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 동시에 셀지역과 주변지역에 트렌치를 형성하기 위한 미세 트렌치마스크를 형성하므로 미세 패턴 형성 공정을 2회에서 1회로 감소시킬 수 있으며, 하드마스크 식각을 2회에서 1회로 줄이므로써 공정 단순화를 구현할 수 있는 효과가 있다.
또한, 두 번의 실리콘식각을 위한 마스크 공정시 정렬 오차 범위를 크게 할 수 있고, 실리콘식각을 위한 미세 패턴을 형성하지 않아도 되므로 마스크 도포 물질에 있어서 비용을 절감할 수 있는 효과가 있다.
그리고, 실리콘식각을 위한 미세 패턴을 형성하지 않아도 되므로 감광막 두께를 조절하여 주변지역의 트렌치를 보호할 수 있으며, 또한 미세 패턴을 형성하지 않으므로 유기질보호막을 사용할 필요가 없어 마스크 물질의 도포 불량을 억제할 수 있는 효과가 있다.
Claims (6)
- 반도체소자의 소자 분리막 형성 방법에 있어서,셀지역과 주변지역이 정의된 실리콘기판상에 패드산화막, 패드질화막, 하드마스크를 순차적으로 형성하는 단계;상기 하드마스크상에 상기 셀지역과 주변지역에서 각각 트렌치가 형성될 부분을 정의하는 트렌치마스크를 동시에 형성하는 단계;상기 트렌치 마스크로 상기 하드마스크, 패드질화막, 패드산화막을 식각하여 상기 실리콘기판을 노출시키는 단계;상기 노출된 실리콘기판 중 상기 셀지역을 덮는 주변지역 오픈마스크를 형성하는 단계;상기 주변지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치를 포함한 상기 주변지역을 덮는 셀지역 오픈마스크를 형성하는 단계; 및상기 셀지역 오픈마스크 형성후 노출된 상기 하드마스크로 상기 실리콘기판을 식각하여 제 2 트렌치를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 1 트렌치 또는 상기 제 2 트렌치를 형성한 후,상기 주변지역 오픈마스크 또는 상기 셀지역 오픈마스크를 제거하고 세정하는 단계를 더 포함함을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 하드마스크는 실리콘산화막을 이용함을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 트렌치마스크는 유기질 반사방지막을 이용하고, 상기 주변지역오픈마스크 및 상기 셀지역 오픈마스크는 감광막을 이용함을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 1 트렌치는 상기 제 2 트렌치보다 그 깊이가 얕거나, 또는 깊은 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 1 또는 제 2 트렌치를 형성하는 단계는,RIE, ECR, ICP 또는 TCP 중에서 선택된 어느 하나의 플라즈마식각장치에서 1mtorr∼100mtorr의 압력과 10W∼1000W의 파워로 Cl2, HBr, Ar, O2또는 BCl3중에서 선택된 어느 하나의 가스를 이용하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038712A KR20030002884A (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 소자분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038712A KR20030002884A (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 소자분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030002884A true KR20030002884A (ko) | 2003-01-09 |
Family
ID=27712634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010038712A KR20030002884A (ko) | 2001-06-30 | 2001-06-30 | 반도체소자의 소자분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030002884A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694185B1 (ko) * | 2003-02-04 | 2007-03-12 | 주식회사 롯데기공 | 자동판매기용 원료정량공급 장치 |
| US10102136B2 (en) | 2014-12-17 | 2018-10-16 | SK Hynix Inc. | Electronic device and method for fabricating the same |
-
2001
- 2001-06-30 KR KR1020010038712A patent/KR20030002884A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694185B1 (ko) * | 2003-02-04 | 2007-03-12 | 주식회사 롯데기공 | 자동판매기용 원료정량공급 장치 |
| US10102136B2 (en) | 2014-12-17 | 2018-10-16 | SK Hynix Inc. | Electronic device and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6110797A (en) | Process for fabricating trench isolation structure for integrated circuits | |
| US6653194B1 (en) | Method for forming contact hole in semiconductor device | |
| JP2006261630A (ja) | 半導体素子の製造方法 | |
| US6074905A (en) | Formation of a thin oxide protection layer at poly sidewall and area surface | |
| KR20030002870A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| US7468298B2 (en) | Method of manufacturing flash memory device | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
| KR20030002884A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| JPH11121609A (ja) | 半導体装置の製造方法 | |
| KR19990025534A (ko) | 트렌치 소자분리 영역 형성방법 | |
| KR100557977B1 (ko) | 반도체소자의 듀얼 게이트산화막 형성방법 | |
| KR100226728B1 (ko) | 격리영역 형성방법 | |
| KR100532839B1 (ko) | 반도체 제조공정의 샐로우 트렌치 형성방법 | |
| US20030087529A1 (en) | Hard mask removal process | |
| KR20020002164A (ko) | 반도체 소자분리막의 형성방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR100423064B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030092525A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100312983B1 (ko) | 반도체장치의소자분리막형성방법 | |
| KR20030091452A (ko) | 피팅 현상을 방지하는 패턴 형성 방법 | |
| KR20050010237A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR20060108035A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2005353674A (ja) | 半導体装置の製造方法及び半導体装置。 | |
| KR20040002117A (ko) | 반도체소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |