KR20050010237A - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 트렌치가 형성된 후 상기 트렌치가 갭 필링(gap filling)되도록 소자 분리막용 산화막이 증착되고, 후속 평면식각공정(planar etch)을 위해 활성영역에서 상기 소자 분리막용 산화막과 중첩되는 부위가 최소화되도록 평면 마스크(planar mask)가 형성되고, 상기 평면식각공정후 상기 소자 분리막용 산화막 중 펜스(fence) 형태로 잔류되는 산화막이 탈이온수(deionized water)를 이용한 세정공정으로 제거됨으로써 별도의 CMP(Chemical Mechanical Polishing) 공정이 필요하지 않고, 상기 평면식각공정에 의한 활성영역의 손상이 방지되는 반도체 소자의 소자 분리막 형성방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히STI(Shallow Trench Isolation) 방식을 이용한 소자 분리막 형성공정에서 평면 마스크(planar mask)를 이용한 평면식각공정(planar etch)시 활성영역(active region)이 손상되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법이 개시된다.
현재, 로직(logic) 0.25급 이하의 소자 분리공정은 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다. STI 방식은 트렌치(trench)가 형성된 후, 상기 트렌치가 갭 필링(gap filling)되도록 HDP(High Density Plasma) 산화막이 증착되고, 그 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하여 소자 분리막이 형성되는 과정으로 실시된다.
그러나, HDP 산화막이 증착되는 과정에서 상기 HDP 산화막이 활성영역(active) 상부까지 증착되는데, 이를 제거하기 위하여 평면 마스크(planar mask), 즉 STI 리버스 마스크(STI reverse mask)를 이용한 식각공정(이하, '평면식각공정(planar etch)'이라 함)이 실시된다. 그러나, 평면식각공정시에는 평면 마스크의 정렬 마진(align margin)과, 이에 따른 HDP 산화막의 펜스 폭(fence width, 즉 평면 마스크로 덮혀지는 활성영역의 HDP 산화막의 폭)이 적절히 고려되어져야만 한다.
도 9에 도시된 'A'와 같이, 평면 마스크(18)에 의해 덮혀지는 HDP 산화막(16)의 펜스 폭이 넓을 경우에는 후속 평면 식각공정시 HDP 산화막(16)이 잔류되는 문제가 발생된다. 반면, 도 10에 도시된 'B'와 같이, 펜스 폭이 좁을 경우에는 후속 평면 식각공정시 패드 질화막(14) 및 활성영역의 반도체 기판(10)이 오버식각(over etch; 'C' 참조)되어 손상(damage)되는 문제가 발생된다. 또한, 도 9 및 도 10에서 잔류되는 HDP 산화막(16)을 제거하여 평탄화하기 위해서는 필수적으로 CMP 공정이 실시되어야 하는데, 상기 CMP 공정의 마진 부족으로 평면층(planar layer) 형성공정시 디슁(dishing) 및 이로션(erosion) 등이 유발되어 소자 분리능력이 감소되는 문제가 발생된다. 여기서, 미설명된 참조부호 중 '12'는 패드 산화막이다.
따라서, 본 발명의 바람직한 실시예는 STI(Shallow Trench Isolation) 방식을 이용한 소자 분리막 형성공정에서 평면 마스크(planar mask)를 이용한 평면식각공정(planar etch)시 활성영역(active region)이 손상되는 것을 방지하는데 그 목적이 있다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 9 및 도 10은 평면식각공정(planar etch)시 종래기술에서 발생되는 문제점을 설명하기 위하여 도시된 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106, 112 : 포토레지스트 패턴
108 : 트렌치 110 : HDP 산화막
114 : 탈이온수(deionized water)
본 발명의 바람직한 실시예의 일측면에 따르면, 트렌치가 형성된 반도체 기판이 제공되는 단계와, 상기 트렌치가 갭 필링(gap filling)되도록 상기 트렌치 깊이를 증착 타겟(target)으로 하여 소자 분리막용 산화막이 증착되는 단계와, 상기 소자 분리막용 산화막 중 활성영역에 증착된 소자 분리막용 산화막이 오픈되도록형성되도록 평면 마스크가 형성된 후, 상기 평면 마스크를 이용한 평면식각공정을 실시하여 상기 활성영역의 상기 소자 분리막용 산화막이 패터닝되어 제거되는 단계와, 탈이온수를 이용한 초음파 세정공정을 통해 상기 활성영역에 잔류되는 소자 분리막용 산화막이 제거되어 소자 분리막이 형성되는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(100)이 제공된다. 이때, 상기 전처리 세정공정은 DHF(Diluted HF)와 SC-1(NH4OH/H2O2/H2O)을 이용하여 실시되거나, BOE(Buffer Oxide Etchant)와 SC-1을 이용하여 실시될 수 있다. 이어서, 반도체 기판(100) 상에는 패드 산화막(102)과 패드 질화막(104)이 순차적으로 형성된다. 이때, 상기 패드 산화막(102)은 반도체 기판(100)의 상부 표면의 결정결함 및 표면 처리를 위하여 건식 또는 습식산화방식을 이용하여 형성된다. 또한, 패드 산화막(102)은 100Å 내지 150Å 정도의 두께로 형성된다. 한편, 상기 패드 질화막(104)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 통해 형성된다. 또한, 패드 질화막(104)은 1000Å 내지 2000Å 정도의 두께로 형성된다.
도 2를 참조하면, 도 1에서 패드 질화막(104)이 형성된 후, 전체 구조 상부에는 포토레지스트(photoresist)가 도포되고 포토 마스크(photomask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 106)이 형성된다.
도 3을 참조하면, 도 2에서 형성된 포토레지스트 패턴(106)을 이용한 식각공정이 실시하여 패드 질화막(106) 및 패드 산화막(104)이 패터닝되고, 반도체 기판(100)이 일정 깊이로 식각된다. 이로써, 반도체 기판(100) 내에는 트렌치(trench; 108)가 형성된다.
도 4를 참조하면, 도 3에서 트렌치(108)가 형성된 후 상기 트렌치(108)가 갭 필링(gap filling)되도록 소자 분리막용 산화막, 예컨대 HDP(High Density Plasma) 산화막(110)이 증착된다. 이때, HDP 산화막(110)은 상기 트렌치(108) 깊이만큼 증착되도록 하는 것이 바람직하다. 즉, HDP 산화막(110)의 증착 타겟(target)은 상기 트렌치(108)의 깊이가 되도록 한다. 한편, 도 4에 도시된 바와 같이, 상기 HDP 산화막(110)은 측벽이 트렌치(108) 내측벽의 경사(slope)와 비슷한 경사각으로 형성된다.
도 5를 참조하면, 전체 구조 상부에는 포토레지스트가 도포되고, 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 평면 마스크용 포토레지스트 패턴(112)이 형성된다. 이때, 활성영역에 증착된 HDP 산화막(110)이 오픈(open)되도록 포토레지스트 패턴(112)이 형성된다. 또는, 상기 포토레지스트 패턴(112)은 활성영역에서 HDP 산화막(110)과 중첩(overlay)되는 폭이 최소가 되도록 형성된다. 이 경우, 0.14 내지 0.16㎛, 바람직하게는 0.15㎛ 정도 중첩되도록 형성된다. 이로써, 포토레지스트 패턴(12)의 끝단이 활성영역 상부에 증착된 HDP 산화막(110)의 두께보다 얇은 부위에 위치된다. 이에 따라, 도 6에서 실시되는 후속 평면식각공정시 패드 질화막(104)과의 선택적인 식각이 덜 요구되고, 혹 CMP 공정이 진행되는 경우 CMP 공정을 최소화할 수 있다.
도 6을 참조하면, 도 5에서 형성된 상기 포토레지스트 패턴(112)을 식각 마스크로 이용한 평면식각공정을 실시하여 활성영역 상부의 상기 HDP 산화막(110)이 패터닝된다. 이때, 상기 평면식각공정에서는 C/F 비율(ratin)이 낮은 C5F8를 활성한 플라즈마(plasma)가 사용된다. 이로써, 패드 질화막(104)과의 식각 선택비를 높게 확보할 수 있다. 이와 같이, 패드 질화막(104)과의 식각 선택비를 높이는 이유는 상기 평면식각공정시 HDP 산화막(110) 측벽의 펜스(fence)가 낮은 부위는 높은 부위보다 먼저 패드 질화막(104)이 노출되어 패드 질화막(104)이 손상되는 것을 방지하기 위함이다. 즉, 상기 평면식각공정시 상기 패드 질화막(104)은 식각 정지층으로 사용된다.
도 7을 참조하면, 도 6에서 실시된 평면식각공정이 완료된 후, 상기 포토레지스트 패턴(112)은 스트립 공정을 통해 제거된다. 이로써, 도 6에서 상기 평면식각공정에 의해 패터닝되지 않고 도시된 'A'와 같이 HDP 산화막(110)의 일부가 펜스(fence) 형태로 잔류된다. 이후, 탈이온수(deionized water; 114)를 이용한 초음파(sonic) 세정공정을 통해 상기 펜스(A) 부위는 제거된다. 이로써, 도 8과 같이 평탄화가 이루어진다. 이후, 일반적인 공정과 동일한 방법으로 소자 분리막이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 트렌치가 형성된 후 상기 트렌치가 갭 필링(gap filling)되도록 소자 분리막용 산화막이 증착되고, 후속 평면식각공정(planar etch)을 위해 활성영역에서 상기 소자 분리막용 산화막과 중첩되는 부위가 최소화되도록 평면 마스크(planar mask)가 형성되고, 상기 평면식각공정후 상기 소자 분리막용 산화막 중 펜스(fence) 형태로 잔류되는 산화막이 탈이온수를 이용한 세정공정으로 제거됨으로써 종래기술에서와 같이 별도의CMP(Chemical Mechanical Polishing) 공정이 필요하지 않다. 또한, 상기 평면식각공정에 의한 활성영역의 손상이 방지된다.
Claims (4)
- (a) 트렌치가 형성된 반도체 기판이 제공되는 단계;(b) 상기 트렌치가 갭 필링(gap filling)되도록 상기 트렌치 깊이를 증착 타겟(target)으로 하여 소자 분리막용 산화막이 증착되는 단계;(c) 상기 소자 분리막용 산화막 중 활성영역에 증착된 소자 분리막용 산화막이 오픈되도록 형성되도록 평면 마스크가 형성된 후, 상기 평면 마스크를 이용한 평면식각공정을 실시하여 상기 활성영역의 상기 소자 분리막용 산화막이 패터닝되어 제거되는 단계; 및(e) 탈이온수를 이용한 초음파 세정공정을 통해 상기 활성영역에 잔류되는 소자 분리막용 산화막이 제거되어 소자 분리막이 형성되는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 평면 마스크는 상기 활성영역에 증착된 상기 소자 분리막용 산화막과의 중첩 폭이 0.14㎛ 내지0.16㎛가 되도록 형성되는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 평면식각공정에서는 C5F8를 활성한 플라즈마(plasma)가 사용되는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 평면식각공정은 산화막과 질화막 간의 식각 선택비가 높도록 실시되는 반도체 소자의 소자 분리막 형성방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |