KR100536805B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명의 목적은 STI 공정에 의한 소자분리막 형성 시 CMP 공정에 대한 더미 패턴의 저항력을 최대화하여 디싱 현상 및 액티브 영역 손상 등을 효과적으로 방지하는 것이다.

본 발명의 목적은 제 1 폭을 가지는 제 1 영역과 상기 제 1 영역에 비해 상대적으로 넓은 제 2 폭을 가지는 제 2 영역이 정의된 반도체 기판; 및 제 2 영역에 배치되고 적어도 일측부가 곡선, 바람직하게는 웨이브형 프로파일을 가지는 더미 패턴을 포함하는 반도체 소자의 의해 달성될 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 더미 패턴을 적용한 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 소자의 고집적화에 따른 디자인룰 감소에 의해, 예컨대 0.18㎛ 이하 기술에서는 소자분리막 형성 시 버즈빅(birds beak) 등의 문제로 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 적용하는데 한계가 있다.

따라서, 최근에는 LOCOS 공정 대신 버즈빅이 발생되지 않는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정을 적용하여 소자분리막을 형성하고 있다.

STI 공정은 일반적으로 패드 산화막/패드 질화막을 마스크로하여 반도체 기판의 소자분리 영역에 트렌치를 형성하고, 트렌치에 산화막을 매립한 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 평탄화하는 과정으로 이루어진다.

그런데, STI 공정에서는 CMP 공정 시 트렌치 분포 밀도가 낮아 그 폭이 넓은 영역에서는 다른 영역에 비해 연마속도가 빨라 산화막이 과도하게 연마되어 디싱(dishing) 현상이 발생하고, 심한 경우에는 액티브 영역과 소자분리 영역의 경계부에서 패드 질화막과 패드 산화막이 손실되어 결국에는 기판의 액티브 영역이 손상되는 문제가 발생한다.

이러한 문제를 해결하기 위하여 종래에는 폭이 넓은 트렌치 내부에 더미 패턴을 삽입하여 CMP 공정에 대한 저항력을 높여 연마속도를 감소시키는 방법이 제시되었는데, 이를 도 1 및 도 2를 참조하여 설명한다.

도 1 및 도 2를 참조하면, 반도체 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 순차적으로 증착한다. 그 다음, 포토리소그라피 및 식각공정에 의해 패드 질화막(13)과 패드 산화막(12)을 패터닝하여 기판(11)의 소자분리영역을 노출시키면서 상대적으로 넓은 소자분리영역에서는 그 일부를 마스킹하도록 마스크 패턴(100)을 형성한다.

그 후, 마스크 패턴(100)를 이용하여 기판(11)을 식각하여 소자분리영역에 트렌치(14a)를 형성함과 동시에 상대적으로 넓은 폭의 트렌치(14a) 내부에 더미 패턴(14b)을 형성한다.

여기서, 더미 패턴(14b)은 트렌치(14a) 내벽과 이격되어 배치되고 사각의 사진틀 형상을 가지며 양측부가 직선의 프로파일을 갖는다.

그 다음, 트렌치(14a)를 매립하도록 기판(11) 전면 상에 산화막(15)을 증착하고, 도시되지는 않았지만 CMP 공정에 의해 마스크 패턴(100)의 표면이 노출되도록 산화막(15)을 제거하여 표면을 평탄화한 다음, 마스크 패턴(100)을 제거하여 산화막(15)으로 이루어진 소자분리막을 형성한다.

한편, CMP 공정에 대한 저항력을 높이기 위해서는 더미 패턴(14b)의 폭을 가능한 넓게 하여 연마면의 표면적을 증대시켜야 한다.

그런데, 소자의 디자인룰에 따라 더미 패턴을 삽입할 수 있는 영역이 매우 제한적이어서 CMP 공정에 대한 저항력을 어느 정도 이상으로 높이는 데에는 한계가 있으므로, 상술한 디싱 현상 및 액티브 영역 손상 등의 문제를 완전히 해결하기란 어렵다.

따라서, 본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, STI 공정에 의한 소자분리막 형성시 CMP 공정에 대한 더미 패턴의 저항력을 최대화하여 디싱 현상 및 액티브 영역 손상 등을 효과적으로 방지하는데 그 목적이 있다.

상술한 본 발명의 목적은 제 1 폭을 가지는 제 1 영역과 상기 제 1 영역에 비해 상대적으로 넓은 제 2 폭을 가지는 제 2 영역이 정의된 반도체 기판; 및 제 2 영역에 배치되고 적어도 일측부가 곡선, 바람직하게는 웨이브형 프로파일을 가지는 더미 패턴을 포함하는 반도체 소자의 의해 달성될 수 있다.

또한, 본 발명의 목적은 제 1 폭을 가지는 제 1 소자분리영역과 상기 제 1 소자분리영역에 비해 상대적으로 넓은 제 2 폭을 가지는 제 2 소자분리영역이 정의된 반도체 기판을 준비하는 단계; 기판 상에 제 1 및 제 2 소자분리영역을 각각 노출시키면서 제 2 소자분리영역의 일부는 마스킹하는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 기판의 제 1 및 제 2 소자분리영역을 식각하여 제 1 및 제 2 트렌치를 각각 형성함과 동시에 제 2 트렌치 내부에 기판 부분과 마스크 패턴 부분으로 이루어진 더미 패턴을 형성하는 단계; 및 더미 패턴의 적어도 일측부가 곡선, 바람직하게는 웨이브형 프로파일을 갖도록 더미 패턴을 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.

여기서, 더미 패턴을 식각하는 단계는 플라즈마를 이용한 건식식각으로 수행하고, 건식식각은 CHF₃, CF₄, O₂ 가스를 이용하여 더미 패턴의 마스크 패턴 부분을 식각하는 제 1 단계와, HBr, Cl₂, He, O₂ 가스를 이용하여 더미 패턴의 기판 부분을 식각하는 제 2 단계로 이루어지는데, 이때 제 1 단계와 제 2 단계를 서로 다른 챔버에서 수행하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 3a 내지 도 3c와 도 4a 및 도 4b를 참조하여 본 발명의 실시예를 설명한다.

도 3a 및 도 4a를 참조하면, 실리콘을 포함하는 반도체 기판(31) 상에 패드 산화막(32)과 패드 질화막(33)을 순차적으로 증착한다. 그 다음, 포토리소그라피 및 식각공정에 의해 패드 질화막(33)과 패드 산화막(32)을 패터닝하여 기판(31)의 소자분리영역을 노출시키면서 상대적으로 넓은 소자분리영역에서는 그 일부를 마스킹하도록 마스크 패턴(300)을 형성한다.

그 후, 마스크 패턴(300)을 이용하여 기판(31)을 식각하여 소자분리영역에 트렌치(34a)를 형성함과 동시에 상대적으로 넓은 폭의 트렌치(34a) 내부에 더미 패턴(34b)을 형성한다.

여기서, 더미 패턴(34b)은 종래와 마찬가지로 트렌치(34a) 내벽과 이격되어 배치되고 사각의 사진틀 형상을 가지며 양측부가 직선의 프로파일을 갖는다.

도 3b 및 도 4b를 참조하면, 더미 패턴(34b)의 양측부가 곡선의 프로파일, 바람직하게는 웨이퍼(wave)형 프로파일을 갖도록 더미 패턴(34b)의 양측부를 식각한다. 즉, 도 4b와 같이 더미 패턴(3bc)의 양측부가 직선이 아닌 곡선의 프로파일을 가지게 되면, 이후 CMP 공정 시 종래(도 2c 참조)에 비해 연마면의 표면적이 증대되므로 CMP 공정에 대한 저항력이 높아지게 된다.

여기서, 식각은 플라즈마를 이용한 건식식각에 의해 2 단계로 수행하는데, 제 1 단계에서는 CHF₃, CF₄, O₂ 가스를 이용하여 더미 패턴(34b)의 마스크 패턴(300) 부분을 식각하고, 제 2 단계에서는 HBr, Cl₂, He, O₂ 가스를 이용하여 더미 패턴(34b)의 기판(31) 부분을 식각한다. 이때, 제 1 단계와 제 2 단계는 각각 다른 챔버에서 수행하는 것이 바람직하다.

도 3c를 참조하면, 트렌치(34a)를 매립하도록 기판(31) 전면 상에 산화막(35)을 증착하고, 도시되지는 않았지만 CMP 공정에 의해 마스크 패턴(300)의 표면이 노출되도록 산화막(35)을 제거하여 표면을 평탄화한다.

이때, CMP 공정에 대한 더미 패턴(34b)의 높은 저항력에 의해 트렌치(34a) 내부에서 디싱 현상이 발생되지 않을 뿐만 아니라 마스크 패턴(300)의 손상도 방지되어 기판의 액티브 영역 손상이 발생되지 않는다.

그 다음, 마스크 패턴(300)를 제거하여 산화막(35)으로 이루어진 소자분리막을 형성한다.

한편, 상기 실시예에서는 더미 패턴의 양측부 모두가 곡선의 프로파일을 갖도록 하였지만, 일측부 바람직하게는 외측부만 곡선의 프로파일을 갖도록 할 수도 있다.

또한, 상기 실시예에서는 STI 공정에 의한 소자분리막 형성 시 트렌치 폭이 상대적으로 넓은 부분에 더미 패턴을 적용하는 경우에 대해서만 한정하여 설명하였지만, 더미 패턴을 삽입하여 CMP 공정을 수행하는 모든 경우, 예컨대 콘택 플러그 분리 공정, 캐패시터 하부전극 분리공정에 대해서도 동일하게 적용하여 실시할 수 있다.

상술한 바와 같이, 본 발명에서는 STI 공정에 의한 소자분리막 형성 시, 상대적으로 넓은 폭의 트렌치 내부에 곡선의 측부 프로파일을 가지는 더미 패턴을 삽입하여 CMP 공정에 대한 저항력을 최대화함으로써 웨이퍼 전면에 대하여 균일한 연마도를 확보할 수 있다.

따라서, 상대적으로 폭의 넓은 트렌치에서의 디싱 현상 및 액티브 영역 손상 등을 최소화할 수 있으므로, 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 종래 STI 공정에 의한 소자 분리막 형성방법을 설명하기 위한 단면도.

도 2는 도 1의 트렌치 내부를 나타낸 평면도.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 STI 공정에 의한 소자 분리막 형성방법을 설명하기 위한 단면도.

도 4a 및 도 4b는 도 3a 및 도 3b의 트렌치 내부를 각각 나타낸 평면도.

※ 도면의 주요부분에 대한 부호의 설명

31 : 반도체 기판 32 : 패드 산화막

33 : 패드 질화막 34a : 트렌치

34b : 더미 패턴 35 : 산화막

300 : 마스크 패턴

Claims (8)

1. 제 1 폭을 가지는 제 1 영역과 상기 제 1 폭에 비해 상대적으로 넓은 제 2 폭을 가지는 제 2 영역이 정의된 반도체 기판; 및

   상기 제 2 영역에 배치되고 적어도 일측부가 곡선 프로파일을 가지는 더미 패턴을 포함하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 더미 패턴의 적어도 일측부는 웨이브형 프로파일을 가지는 반도체 소자.
3. 제 1 폭을 가지는 제 1 소자분리영역과 상기 제 1 소자분리영역에 비해 상대적으로 넓은 제 2 폭을 가지는 제 2 소자분리영역이 정의된 반도체 기판을 준비하는 단계;

   상기 기판 상에 상기 제 1 및 제 2 소자분리영역을 노출시키면서 상기 제 2 소자분리영역의 일부는 마스킹하는 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴을 이용하여 상기 기판의 제 1 및 제 2 소자분리영역을 식각하여 제 1 및 제 2 트렌치를 각각 형성함과 동시에 상기 제 2 트렌치 내부에 기판 부분과 마스크 패턴 부분으로 이루어진 더미 패턴을 형성하는 단계; 및

   상기 더미 패턴의 적어도 일측부가 곡선의 프로파일을 갖도록 상기 더미 패턴을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
4. 제 3 항에 있어서,

   상기 더미 패턴의 적어도 일측부가 웨이브형 프로파일을 갖는 반도체 소자의 제조방법.
5. 제 4 항에 있어서,

   상기 더미 패턴을 식각하는 단계는 플라즈마를 이용한 건식식각으로 수행하는 반도체 소자의 제조방법.
6. 제 5 항에 있어서,

   상기 건식식각은

   상기 더미 패턴의 마스크 패턴 부분을 식각하는 제 1 단계와,

   상기 더미 패턴의 상기 기판 부분을 식각하는 제 2 단계로 이루어진 반도체 소자의 제조방법.
7. 제 6 항에 있어서,

   상기 제 1 단계와 제 2 단계는 서로 다른 챔버에서 수행하는 반도체 소자의 제조방법.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 제 1 단계는 CHF₃, CF₄, O₂ 가스를 이용하여 수행하고, 상기 제 2 단계는 HBr, Cl₂, He, O₂ 가스를 이용하여 수행하는 반도체 소자의 제조방법.