KR100244303B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
반도체 소자의 격리영역 형성방법Info
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Abstract
본 발명은 소자의 누설전류(Leakage) 감소 및 신뢰도를 향상시키는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 기판상에 일정한 간격을 갖는 제 1 질화막 패턴을 형성하는 단계와, 상기 제 1 질화막 패턴을 마스크로 이용하여 상기 반도체 기판에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 기판의 전면에 산화막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막이 트랜치 영역의 산화막상에만 남도록 선택적으로 식각하여 제 2 질화막 패턴을 형성하는 단계와, 상기 제 2 질화막 패턴이 완전히 노출되도록 상기 산화막을 선택적으로 식각하여 평탄화시키는 단계와, 상기 제 2 질화막을 패턴을 제거하고 상기 평탄화된 산화막을 선택적으로 식각하여 트랜치내부에 소작 격리막을 형성하는 단계와, 그리고 상기 제 1 질화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 소자의 누설전류(Leakage) 감소 및 신뢰도를 향상시키는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 질화막(12)을 형성하고, 상기 질화막(12)상에 포토레지스트(Photo Resist)(13)를 도포한 후, 노광 및 현상공정으로 포토레지스트(13)를 패터닝(Patterning)한다.
이어, 도 1b에 도시한 바와같이 상기 패터닝된 포토레지스트(13)를 마스크로 이용하여 상기 질화막(12)을 선택적으로 식각하여 복수개의 질화막 패턴(12a)을 형성한다.
이어서, 도 1c에 도시한 바와같이 상기 포토레지스트(13)를 제거하고, 상기 질화막 패턴(12a)을 마스크로 이용하여 상기 반도체 기판(11)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 복수개의 트랜치(14)를 형성한다.
이어, 도 1d에 도시한 바와같이 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 CVD(Chemical Vapor Deposition) 공정으로 산화막(15)을 형성한다.
그리고 도 1e에 도시한 바와같이 CMP(Chemical Mechanical Polishing)공정으로 상기 질화막 패턴(12a)의 표면이 노출되도록 상기 산화막(15)을 폴리싱하여 상기 트랜치(14)내에 소자 격리막(15a)을 형성한다.
여기서 상기 질화막 패턴(12a)은 앤드 포인트(End Point) 결정용이고, 상기 소자 격리막(15a)을 형성한 후 제거한다.
그러나 상기와 같은 종래의 반도체 소자의 격리영역 형성방법에 있어서 CMP 공정시 누르는 압력이 달라 트랜치 영역에 형성되는 소자 격리막이 접시모양의 디싱(Dishing)현상의 발생으로 평탄화를 이루지 못하기 때문에 이후공정에서 소자의 누설전류 증가 및 신뢰도의 저하를 초래하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 디싱현상을 방지하여 소자의 누설전류 증가 및 신뢰도를 향상시키도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 질화막
23 : 포토레지스트 24 : 트랜치
25 : 산화막 25a : 소자 격리막
25a : 제 2 질화막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 기판상에 일정한 간격을 갖는 제 1 질화막 패턴을 형성하는 단계와, 상기 제 1 질화막 패턴을 마스크로 이용하여 상기 반도체 기판에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 기판의 전면에 산화막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막이 트랜치 영역의 산화막상에만 남도록 선택적으로 식각하여 제 2 질화막 패턴을 형성하는 단계와, 상기 제 2 질화막 패턴이 완전히 노출되도록 상기 산화막을 선택적으로 식각하여 평탄화시키는 단계와, 상기 제 2 질화막을 패턴을 제거하고 상기 평탄화된 산화막을 선택적으로 식각하여 트랜치내부에 소작 격리막을 형성하는 단계와, 그리고 상기 제 1 질화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 앤드 포인트(End Point)용 제 1 질화막(22)을 형성하고, 상기 제 1 질화막(22)상에 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 포토레지스트(23)를 패터닝한다.
도 2b에 도시한 바와같이 상기 패터닝된 포토레지스트(23)를 마스크로 이용하여 상기 제 1 질화막(22)을 선택적으로 식각하여 복수개의 질화막 패턴(22a)을 형성한다.
도 2c에 도시한 바와같이 상기 포토레지스트(23)를 제거하고, 상기 제 1 질화막 패턴(22a)을 마스크로 이용하여 상기 반도체 기판(21)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 복수개의 트랜치(24)를 형성한다.
도 2d에 도시한 바와같이 상기 트랜치(24)를 포함한 반도체 기판(21)의 전면에 CVD(Chemical Vapor Deposition) 공정으로 산화막(25)을 형성하고, 상기 산화막(25)상에 제 2 질화막(26)을 형성한다.
도 2e에 도시한 바와같이 상기 산화막(25)의 표면이 노출되도록 상기 제 2 질화막(26)을 폴리싱하여 제 2 질화막 패턴(26a)을 형성한다.
여기서 상기 제 2 질화막 패턴(26a)은 상기 트랜치(24) 영역의 산화막(25)상에만 형성된다.
도 2f에 도시한 바와같이 상기 제 2 질화막 패턴(26a)과 산화막(25)의 선택비를 이용한 습식식각(Wet Etch) 공정으로 상기 제 2 질화막 패턴(26a)의 표면이 완전히 들어날 때까지 상기 산화막(25)을 습식식각하여 산화막(25)의 표면을 평탄화시킨다.
여기서 상기 습식식각은 HF나 BOE 용액을 이용한다.
도 2g에 도시한 바와같이 상기 제 2 질화막 패턴(26a)을 제거하고, 상기 평탄화된 산화막(25)이 상기 트랜치(24) 내부에만 남도록 건식식각(Dry Etch) 공정을 이용하여 산화막(25)을 식각함으로써 상기 트랜치(24) 내부에 소자 격리막(25a)을 형성한다.
여기서 상기 건식식각 공정은 CHF3/CF4/O2의 혼합 가스를 이용한다.
이어, 상기 제 1 질화막 패턴(22a)을 제거시키어 평탄화된 소자 격리막(25a)을 구현한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 격리영역 형성방법에 있어서 CMP 공정시 발생되는 디싱현상을 방지함으로써 다음과 같은 효과가 있다.
첫째, 평탄화된 소자 격리막을 형성함으로써 후 공정시 발생되는 단차를 제거하여 고집적 소자를 형성할 수 있다.
둘째, 완전한 소자 격리막을 형성함으로써 누설전류 억제 및 신뢰성을 향상시키기 때문에 소자의 수율(Yield)을 향상시킬 수 있다.
Claims (3)
- 기판상에 일정한 간격을 갖는 제 1 질화막 패턴을 형성하는 단계;상기 제 1 질화막 패턴을 마스크로 이용하여 상기 반도체 기판에 소정깊이로 트랜치를 형성하는 단계;상기 트랜치를 포함한 기판의 전면에 산화막 및 제 2 질화막을 차례로 형성하는 단계;상기 제 2 질화막이 트랜치 영역의 산화막상에만 남도록 선택적으로 식각하여 제 2 질화막 패턴을 형성하는 단계;상기 제 2 질화막 패턴이 완전히 노출되도록 상기 산화막을 선택적으로 식각하여 평탄화시키는 단계;상기 제 2 질화막을 패턴을 제거하고 상기 평탄화된 산화막을 선택적으로 식각하여 트랜치내부에 소작 격리막을 형성하는 단계; 그리고상기 제 1 질화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서,상기 제 2 질화막 패턴과 산화막의 선택비를 이용하여 HF나 BOE 용액을 이용한 습식식각 공정으로 상기 산화막을 평탄화시키는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서,상기 소자 격리막은 상기 산화막을 CHF3/CF4/O2의 혼합 가스를 이용한 건식식각 공정으로 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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| KR1019970063357A KR100244303B1 (ko) | 1997-11-27 | 1997-11-27 | 반도체 소자의 격리영역 형성방법 |
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| KR1019970063357A KR100244303B1 (ko) | 1997-11-27 | 1997-11-27 | 반도체 소자의 격리영역 형성방법 |
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