JP2005353674A - 半導体装置の製造方法及び半導体装置。 - Google Patents
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Abstract
【課題】 構造を微細化してもコンタクト部分で電流がリークしにくくする。
【解決手段】 シリコン基板1に、半導体素子が形成される素子領域を分離する素子分離膜2をLOCOS法により形成し、その後素子分離膜2を薄くする工程と、素子領域に位置するシリコン基板1上またはその表面に、シリコン以外の材質からなる導電膜7aを、素子分離膜2に隣接して形成する工程と、導電膜7a上及び素子分離膜2上に層間絶縁膜8を形成する工程と、層間絶縁膜8に、導電膜7a上に位置するコンタクトホール8aを形成する工程とを具備する。
【選択図】 図2
【解決手段】 シリコン基板1に、半導体素子が形成される素子領域を分離する素子分離膜2をLOCOS法により形成し、その後素子分離膜2を薄くする工程と、素子領域に位置するシリコン基板1上またはその表面に、シリコン以外の材質からなる導電膜7aを、素子分離膜2に隣接して形成する工程と、導電膜7a上及び素子分離膜2上に層間絶縁膜8を形成する工程と、層間絶縁膜8に、導電膜7a上に位置するコンタクトホール8aを形成する工程とを具備する。
【選択図】 図2
Description
本発明はLOCOS法により素子領域が分離された半導体装置の製造方法及び半導体装置に関する。特に本発明は、構造を微細化してもコンタクト部分で電流がリークしにくい半導体装置の製造方法及び半導体装置に関する。
図4及び図5の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず図4(A)に示すようにシリコン基板101上に窒化シリコン膜120を堆積し、この窒化シリコン膜120を、トランジスタが形成される素子領域を除いて除去する。次いで窒化シリコン膜120をマスクとしてシリコン基板101をエッチングすることにより、素子分離膜を形成すべき部分に溝101aを形成する。
次いで、図4(B)に示すように、窒化シリコン膜120を残したままシリコン基板101を熱酸化する。これにより、シリコン基板1のうち溝101aが形成された部分が酸化され、酸化シリコンからなる素子分離膜102が形成される。このとき素子分離膜102となる部分の体積が膨張するが、溝101aが形成されているため、素子分離膜102は大部分がシリコン基板101に埋め込まれた状態になる。また素子分離膜102の端部は窒化シリコン膜120の下に入り込んで先細となり、バーズビーク102aを形成する。
その後、図4(C)に示すように、窒化シリコン膜120を除去する。次いで、シリコン基板1を熱酸化することにより、素子領域にゲート酸化膜103を形成する。次いでゲート酸化膜103を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることによりゲート電極104を形成する。そしてゲート電極104をマスクとして不純物イオンをシリコン基板101に注入する。これによりシリコン基板101には低濃度不純物領域106が形成される。
次いで、ゲート電極104上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極104の側壁にはサイドウォール105が形成される。次いで、ゲート酸化膜103のうちゲート電極104及びサイドウォール105に被覆されていない部分をエッチングにより除去する。次いで、ゲート電極104及びサイドウォール105をマスクとして不純物イオンをシリコン基板101に注入する。これにより、シリコン基板101にはソース及びドレインとなる不純物領域107が形成される。
次いで、不純物領域107及びゲート電極104を含む全面上にチタン膜を堆積し、その後熱処理を行う。これにより、不純物領域107上及びゲート電極104上それぞれのチタン膜がシリサイド化され、チタンシリサイド膜107a,104aが形成される。そしてチタン膜のうちシリサイド化されなかった部分(例えば素子分離膜102上の部分及びサイドウォール105上の部分)をエッチングにより除去する。
次いで、素子領域上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜108を堆積する。
次いで、素子領域上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜108を堆積する。
次いで、図5(A)に示すように層間絶縁膜108上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン122を形成する。レジストパターン122は不純物領域107の上方に位置する開口部122aを有する。なお、図示していないが、レジストパターン122はゲート電極104の上方にも開口部を有している。
次いで、レジストパターン122をマスクとして層間絶縁膜108をエッチングする。これにより、ゲート電極104上に位置するコンタクトホール(図示せず)、及び不純物領域107上に位置するコンタクトホール108aが形成される。
次いで、レジストパターン122をマスクとして層間絶縁膜108をエッチングする。これにより、ゲート電極104上に位置するコンタクトホール(図示せず)、及び不純物領域107上に位置するコンタクトホール108aが形成される。
その後、レジストパターン122を除去する。次いで、図5(B)に示すように、層間絶縁膜108上及びコンタクトホール中にタングステン(W)膜をCVD法により堆積する。ここで用いられる原料ガスにはフッ化タングステン(WF6)が含まれる。次いで層間絶縁膜108上からW膜をエッチング又はCMPにより除去する。これにより、コンタクトホール中にはWプラグ109が埋め込まれる。
次いで、Wプラグ109上及び層間絶縁膜108上を含む全面上にAl合金膜を形成する。次いで、このAl合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、Al合金膜がパターニングされ、Wプラグ109上を通る配線110が形成される。配線110はWプラグ109及びチタンシリサイド膜104a,107aを介してゲート電極104または不純物領域107に接続される。これに類似する技術は、例えば特許文献1に記載されている。
特開平5−166798号公報(図8)
上記した従来の方法において、フォトレジスト膜の露光工程でマスクの位置ずれが生じると、例えば図5(B)に示すように、レジストパターンの開口部が素子分離膜のバーズビークと重なる可能性がある。この場合、層間絶縁膜をエッチングするときにバーズビークもエッチングされ、シリコン基板のうちバーズビークの下にあった部分(例えば図5(B)の部分拡大図において符号101bで示す部分)が、コンタクトホールの底面に露出する。この場合、後の工程であるW膜を堆積する工程において、フッ化タングステンを用いたCVDが行われるため、シリコン基板のうちコンタクトホールの底面に露出した部分は、CVDで生成したフッ化物と反応してダメージが入り、電流がリークしやすい構造になる。なおコンタクトホールを形成するときにC4F8が用いられることがあるが、この場合はシリコン基板が露出してもシリコン基板がC及びCFx系のポリマーで覆われるため、ダメージは入りにくい。
このような問題、すなわちコンタクト部分で電流がリークしやすくなるという問題は、半導体装置の省電力化が進み半導体装置の構造が微細化するにつれて顕著になってきた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、構造を微細化してもコンタクト部分で電流がリークしにくい半導体装置の製造方法及び半導体装置を提供することにある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、構造を微細化してもコンタクト部分で電流がリークしにくい半導体装置の製造方法及び半導体装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
シリコン基板に素子分離膜をLOCOS法により形成する工程と、
前記素子分離膜の表面をエッチングすることにより、前記素子分離膜の端部を除去する工程と、
前記素子分離膜の相互間に位置する前記シリコン基板の表面に、シリサイド膜を形成する工程と、
前記シリサイド膜上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド膜上に位置するコンタクトホールを形成する工程と
を具備する。
ここでいうLOCOS法には、セミリセス(Semi-Recess)LOCOS法も含まれる。
シリコン基板に素子分離膜をLOCOS法により形成する工程と、
前記素子分離膜の表面をエッチングすることにより、前記素子分離膜の端部を除去する工程と、
前記素子分離膜の相互間に位置する前記シリコン基板の表面に、シリサイド膜を形成する工程と、
前記シリサイド膜上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド膜上に位置するコンタクトホールを形成する工程と
を具備する。
ここでいうLOCOS法には、セミリセス(Semi-Recess)LOCOS法も含まれる。
この半導体装置の製造方法によれば、素子分離膜の端部は、素子分離膜が形成された後に除去されている。このため素子分離膜の端部に形成されたバーズビークは除去されるか、又は小さくなり、素子領域が広がる。そして導電膜は素子分離膜に隣接して形成されるため、素子領域の広がった部分にも形成される。このためコンタクトホールの位置がずれても素子分離膜とは重なりにくくなる。従ってコンタクトホールを形成するときに素子分離膜がエッチングされてシリコン基板がコンタクトホールの底面に露出することは少なくなる。
このためコンタクトホールを形成した後かつコンタクトホールを埋める前に、シリコン基板にダメージを与える物質を用いる工程が存在しても、シリコン基板はダメージを受けにくくなる。従ってコンタクトホールの底面でリーク電流は発生しにくくなる。
層間絶縁膜及びコンタクトホール内に、CVD法により導電膜を堆積する工程をさらに具備し、該導電膜を堆積する工程において、原料ガスからシリコン基板にダメージを与える成分が生成される場合、本発明は特に効果を発揮する。ここで導電膜は例えばタングステンであり、原料ガスは例えばフッ化タングステンを含む。
素子分離膜の端部を除去する工程は、該素子分離膜のバーズビークを除去する工程であるのが好ましい。また素子分離膜の表面を10nm以上50nm以下エッチングする工程であるのが好ましい。また素子分離膜の端部を除去する工程はウェットエッチングにより該素子分離膜の表面をエッチングする工程であるのが好ましい。
素子分離膜の端部を除去する工程と、シリサイド膜を形成する工程の間に、素子分離膜の相互間に位置するシリコン基板に、トランジスタ又は不揮発メモリを形成する工程を具備してもよい。
素子分離膜の端部を除去する工程と、シリサイド膜を形成する工程の間に、素子分離膜の相互間に位置するシリコン基板に、トランジスタ又は不揮発メモリを形成する工程を具備してもよい。
本発明に係る半導体装置は、
シリコン基板上にLOCOS法により形成された素子分離膜と、
前記素子分離膜の相互間に形成されたシリサイド膜と、
前記シリサイド膜上及び前記素子分離膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シリサイド上に位置するコンタクトホールと、
前記コンタクトホールに埋め込まれて前記シリサイド膜に接続する導電体と
を具備し、
前記素子分離膜は、前記シリサイド膜が形成される前に端部が除去されている。
シリコン基板上にLOCOS法により形成された素子分離膜と、
前記素子分離膜の相互間に形成されたシリサイド膜と、
前記シリサイド膜上及び前記素子分離膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シリサイド上に位置するコンタクトホールと、
前記コンタクトホールに埋め込まれて前記シリサイド膜に接続する導電体と
を具備し、
前記素子分離膜は、前記シリサイド膜が形成される前に端部が除去されている。
以下、図面を参照して本発明の実施形態について説明する。図1及び図2の各図は本発明の第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず図1(A)に示すように、シリコン基板1上に窒化シリコン膜20を堆積し、この窒化シリコン膜20を、トランジスタ等が形成される素子領域を除いて除去する。次いでこの窒化シリコン膜20をマスクとしてシリコン基板1をエッチングし、素子分離膜を形成すべき部分に溝1aを形成する。
次いで、図1(B)に示すように、窒化シリコン膜20を残したままシリコン基板1を熱酸化する。これによりシリコン基板1のうち溝1aが形成された部分が酸化され、酸化シリコンからなる素子分離膜2が、セミリセスLOCOS法により形成される。このとき素子分離膜2となる部分の体積が膨張するが、溝1aが形成されているため素子分離膜2は大部分がシリコン基板1に埋め込まれた状態になる。また素子分離膜2の端部は窒化シリコン膜20の下に入り込んで先細となり、バーズビーク2aが形成される。
その後、図1(C)に示すように窒化シリコン膜20を除去する。次いで素子分離膜2の表面をエッチングする。このときのエッチング量は、バーズビーク2aが除去されるか、又は短くなる程度、例えば10nm以上50nm以下である。これにより、シリコン基板1のうちバーズビーク2aの下に位置していた部分1bは露出し、素子分離膜の相互間である素子領域が広がる。なおエッチングは、酸化シリコンをエッチングできる薬液(例えばHFなど)を用いたウェットエッチングにより行われるのが好ましいが、チャージダメージを考慮しなくても良い場合は、プラズマを用いたドライエッチングにより行われても良い。
次いで、図2(A)に示すように、シリコン基板1を熱酸化し、素子領域にゲート酸化膜3を形成する。次いで、ゲート酸化膜3を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート電極4を形成する。そして、ゲート電極4をマスクとして不純物イオンをシリコン基板1に注入する。これにより、シリコン基板1には低濃度不純物領域6が形成される。
次いで、ゲート電極4上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極4の側壁にサイドウォール5が形成される。次いで、ゲート酸化膜3のうちゲート電極4及びサイドウォール5に被覆されていない部分を、エッチングにより除去する。次いで、ゲート電極4及びサイドウォール5をマスクとして、不純物イオンをシリコン基板1に注入する。これにより、シリコン基板1にはソース及びドレインとなる不純物領域7が形成される。
次いで、不純物領域7及びゲート電極4を含む全面上にチタン膜を堆積し、その後、熱処理を行う。これにより、不純物領域7上及びゲート電極4上それぞれには、チタンシリサイド膜7a,4aが形成される。ここでチタンシリサイド膜7aは、不純物領域7のうちバーズビーク2aがあった部分1bにも形成される。
そしてチタン膜のうちシリサイド化されなかった部分(例えば素子分離膜2上及びサイドウォール5上の部分)をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜8を堆積する。
そしてチタン膜のうちシリサイド化されなかった部分(例えば素子分離膜2上及びサイドウォール5上の部分)をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜8を堆積する。
次いで、図2(B)に示すように層間絶縁膜8上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜8上にレジストパターン12を形成する。レジストパターン12は不純物領域7の上方に開口部12aを有する。なお図示していないがレジストパターン12はゲート電極4の上方にも開口部を有している。
次いでレジストパターン12をマスクとして層間絶縁膜8をエッチングする。これによりゲート電極4上に位置するコンタクトホール(図示せず)、及び不純物領域7上に位置するコンタクトホール8aが形成される。
このとき、マスクの位置合わせずれにより、コンタクトホール8aの位置がずれる可能性がある。これに対して本実施形態では、素子分離膜2のバーズビーク2aが除去され、チタンシリサイド膜7aが形成されているため、マスクに位置ずれが生じても、開口部12aは素子分離膜2と重なりにくくなっている。また、重なったとしても、重なった部分の素子分離膜2はある程度厚いため、シリコン基板1は露出しにくくなっている。このため、コンタクトホール8aを形成する際に、コンタクトホール8aの底面でシリコン基板1が露出しにくくなっている。
その後、レジストパターン12を除去する。次いで、図2(C)に示すように、層間絶縁膜8上及びコンタクトホール中に、W膜をCVD法により堆積する。次いで、層間絶縁膜8上からW膜をエッチング又はCMPにより除去する。これにより、コンタクトホール中にはWプラグ9が埋め込まれる。
なお、W膜の原料ガスにはフッ化タングステン(WF6)が含まれるため、シリコンにダメージを与える成分がCVD法による成膜中に生成する。これに対して本実施形態では、コンタクトホール8aの底面でシリコン基板1が露出しにくくなっている。このため、CVD法による成膜中に、Wプラグ9の下方に位置するシリコン基板1は、従来と比べてダメージを受けにくい。従ってWプラグ9と下層との接触部分すなわちコンタクト部分で電流はリークしにくくなる。
次いで、Wプラグ9上及び層間絶縁膜8上を含む全面上にAl合金膜を形成する。次いで、このAl合金膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像することにより、Al合金膜上にレジストパターンを形成する。次いでこのレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、Al合金膜がパターニングされ、Wプラグ9上を通る配線10が形成される。配線10はWプラグ9及びチタンシリサイド膜4a,7aを介してゲート電極4または不純物領域7に接続する。
このように本実施形態によれば、素子分離膜2のうちバーズビーク2aがあった部分にも、チタンシリサイド膜7aが形成されているため、従来と比べてコンタクトホール8aが素子分離膜2と重なりにくくなっている。このため、半導体装置の構造を微細化しても、コンタクトホール8aを形成する際にコンタクトホール8aの底面でシリコン基板1が露出しにくくなる。従ってW膜を堆積する際にコンタクトホール8aの底面はダメージを受けにくく、このためWプラグ9とチタンシリサイド膜7aとの接触部分で電流はリークしにくくなる。
次に、図3を用いて本発明の第2の実施形態について説明する。本実施形態は不揮発メモリを形成する方法であるが、素子分離膜はセミリセスLOCOS法により形成される。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図3(A)に示すように、シリコン基板1上に素子分離膜2をセミリセスLOCOS法により形成する。この形成方法は第1の実施形態と同じであり、素子分離膜2の端部にはバーズビーク2aが形成される。
そして素子分離膜2の表面をエッチングし、バーズビーク2aを除去する。これにより、シリコン基板1のうちバーズビーク2aの下に位置していた部分1bは露出し、素子領域が広がる。このエッチングも第1の実施形態と同様に行う。
まず、図3(A)に示すように、シリコン基板1上に素子分離膜2をセミリセスLOCOS法により形成する。この形成方法は第1の実施形態と同じであり、素子分離膜2の端部にはバーズビーク2aが形成される。
そして素子分離膜2の表面をエッチングし、バーズビーク2aを除去する。これにより、シリコン基板1のうちバーズビーク2aの下に位置していた部分1bは露出し、素子領域が広がる。このエッチングも第1の実施形態と同様に行う。
次いで、図3(B)に示すようにシリコン基板1を熱酸化することにより、素子領域にトンネル酸化膜21を形成する。次いで、トンネル酸化膜21を含む全面上にポリシリコン膜、シリコン酸化膜及びポリシリコン膜をこの順に積層する。次いでこれら積層膜をパターニングすることにより、トンネル酸化膜21上にフローティングゲート22、コントロール酸化膜23及びコントロールゲート24をこの順に積層する。
その後、トンネル酸化膜21のうちフローティングゲート22等で覆われていない部分を除去する。次いで、コントロールゲート24等をマスクとしてシリコン基板1に不純物イオンを注入する。これによりシリコン基板1にはソース及びドレインとなる不純物領域25が形成される。不純物領域25はバーズビークがあった部分1bにも形成される。
次いで、不純物領域25及びコントロールゲート24を含む全面上にチタン膜を堆積し、その後熱処理を行う。これにより不純物領域25上及びコントロールゲート24上それぞれにはチタンシリサイド膜25a,24aが形成される。ここでチタンシリサイド膜25aは、不純物領域25のうちバーズビークがあった部分1bにも形成される。
そしてチタン膜のうちシリサイド化されなかった部分(例えば素子分離膜2上)をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜26を堆積する。
そしてチタン膜のうちシリサイド化されなかった部分(例えば素子分離膜2上)をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜26を堆積する。
次いで、図3(C)に示すように、層間絶縁膜26上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜26上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして層間絶縁膜26をエッチングする。これにより、コントロールゲート24上に位置するコンタクトホール(図示せず)、及び不純物領域25上に位置するコンタクトホール26aが形成される。このとき、素子分離膜2のうちバーズビーク2aがあった部分にもチタンシリサイド膜25aが形成されているため、コンタクトホール26aの位置がずれたとしても、従来と比べてコンタクトホール26aは素子分離膜2と重なりにくい。このため、コンタクトホール26aを形成する際にコンタクトホール26aの底面でシリコン基板1が露出しにくくなる。
その後、レジストパターンを除去する。次いで、層間絶縁膜26上及びコンタクトホール中にW膜をCVD法により形成する。次いで、層間絶縁膜26上からW膜をCMPにより除去する。これによりコンタクトホール中にはWプラグ27が埋め込まれる。なお、W膜の原料ガスにはフッ化タングステン(WF6)が含まれており、CVD法による成膜中にシリコン基板にダメージを与える成分が生成するが、コンタクトホール26aの底面でシリコン基板1が露出しにくくなっているため、Wプラグ27の下方に位置するシリコン基板1にはダメージが入りにくい。従ってWプラグ27と下層のコンタクト部分で電流はリークしにくくなる。
次いで、Wプラグ27上及び層間絶縁膜26上を含む全面上にAl合金膜を形成する。次いでこのAl合金膜上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、Al合金膜上にレジストパターンを形成する。次いでこのレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、Al合金膜がパターニングされ、Wプラグ27上を通る配線28が形成される。配線28はWプラグ及びチタンシリサイド膜を介してコントロールゲート24または不純物領域25に接続する。
この第2の実施形態においても第1の実施形態と同様の効果を得ることができる。
この第2の実施形態においても第1の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。上記した実施例ではセミリセスLOCOS法により素子分離膜を形成したが、通常のLOCOS法で形成される素子分離膜に対しても本発明を適用することは可能である。またLOCOS法により素子分離膜が形成される領域であれば、トランジスタや不揮発メモリ以外の素子が形成される領域であっても本発明を適用することができる。またチタンシリサイド膜の代わりに他のシリサイド膜(例えばCoシリサイド膜やNiシリサイド膜)が形成される場合においても、本発明は適用可能である。
1,101…シリコン基板、1a,101a…溝、1b…バーズビークがあった部分、2,102…素子分離膜、2a,102a…バーズビーク、3,103…ゲート酸化膜、4,104…ゲート電極、4a,7a,24a,25a,104a,107a…チタンシリサイド膜、5,105…サイドウォール、6,106…低濃度不純物領域、7,25,107…不純物領域、8,26,108…層間絶縁膜、8a,26a,108a…コンタクトホール、9,27,109…Wプラグ、10,28,110…配線、12,122…レジストパターン、12a,122a…開口部、20,120…窒化シリコン膜、21…トンネル酸化膜、22…フローティングゲート、23…コントロール酸化膜、24…コントロールゲート
Claims (8)
- シリコン基板に素子分離膜をLOCOS法により形成する工程と、
前記素子分離膜の表面をエッチングすることにより、前記素子分離膜の端部を除去する工程と、
前記素子分離膜の相互間に位置する前記シリコン基板の表面に、シリサイド膜を形成する工程と、
前記シリサイド膜上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド膜上に位置するコンタクトホールを形成する工程と
を具備する半導体装置の製造方法。 - 前記素子分離膜の端部を除去する工程は、前記素子分離膜のバーズビークを除去する工程である請求項1に記載の半導体装置の製造方法。
- 前記素子分離膜の端部を除去する工程は、前記素子分離膜の表面を10nm以上50nm以下エッチングする工程である請求項1又は2に記載の半導体装置の製造方法。
- 前記層間絶縁膜上及び前記コンタクトホール内に、CVD法により導電体を堆積する工程をさらに具備し、
該導電膜を堆積する工程において、原料ガスからシリコン基板にダメージを与える成分が生成される請求項1〜3のいずれか一項に記載の半導体装置の製造方法。 - 前記導電膜はタングステンであり、前記原料ガスはフッ化タングステンを含む請求項4に記載の半導体装置の製造方法。
- 前記素子分離膜の端部を除去する工程は、ウェットエッチングにより該素子分離膜の表面をエッチングする工程である請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記素子分離膜の端部を除去する工程と、前記シリサイド膜を形成する工程の間に、
前記素子分離膜の相互間に位置する前記シリコン基板に、トランジスタ又は不揮発メモリを形成する工程を具備する請求項1〜6のいずれか一項に記載の半導体装置の製造方法。 - シリコン基板にLOCOS法により形成された素子分離膜と、
前記素子分離膜の相互間に形成されたシリサイド膜と、
前記シリサイド膜上及び前記素子分離膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シリサイド上に位置するコンタクトホールと、
前記コンタクトホールに埋め込まれて前記シリサイド膜に接続する導電体と
を具備し、
前記素子分離膜は、前記シリサイド膜が形成される前に端部が除去されている半導体装置。
Priority Applications (1)
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JP2004170032A JP2005353674A (ja) | 2004-06-08 | 2004-06-08 | 半導体装置の製造方法及び半導体装置。 |
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JP2009295890A (ja) * | 2008-06-06 | 2009-12-17 | Sony Corp | Mosトランジスタ、固体撮像装置、電子機器、及びそれらの製造方法 |
CN110544650A (zh) * | 2018-05-28 | 2019-12-06 | 东京毅力科创株式会社 | 半导体装置的制造方法和基板处理装置 |
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