KR20040056854A - 반도체 소자의 트렌치 형성 방법 - Google Patents

Abstract

반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 트렌치 산화막을 형성하는 방법을 제공하는 것이다. 이를 위해 본 발명에서는, 반도체 기판 상에 패드산화막과 제1실리콘질화막을 형성하는 단계; 제1실리콘질화막을 선택적으로 식각하여 목적하는 트렌치의 폭에 해당하는 폭으로 오프닝된 제1실리콘질화막 패턴을 형성하는 단계; 제1실리콘질화막을 포함하여 반도체 기판의 상부 전면에 제2실리콘질화막을 형성하는 단계; 제2실리콘질화막을 에치백하여 반도체 기판을 노출시키되, 에치백하는 중에 제1실리콘질화막 패턴의 오프닝된 부분에 인접한 상부 모서리를 라운딩시키는 단계; 제1실리콘질화막을 마스크로 하여 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 반도체 소자의 트렌치를 형성한다.

Description

반도체 소자의 트렌치 형성 방법 {Formation method of trench in semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소형화된 소자에서 좁은 트렌치 내에 보이드 없이 절연물질을 매립하는 방법에 관한 것이다.

반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.

도 1은 종래 트렌치 격리구조를 도시한 단면도이다. 이러한 종래 트렌치 격리구조를 형성하기 위해서는, 먼저 반도체 기판(1) 상에 패드산화막(2)을 200Å 정도 증착하고, 그 위에 실리콘질화막(3)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(미도시)을 형성한다.

다음, 감광막 패턴을 마스크로 하여 노출된 실리콘질화막(3), 패드산화막(2) 및 목적하는 소정깊이의 기판(1)을 건식식각하여 반도체 기판(1) 내에 트렌치(100)를 형성한 다음, 감광막 패턴을 제거하고 세정공정을 수행한다.

이어서, 트렌치(100)의 내벽을 포함하여 실리콘질화막(3)의 상부 전면에 라이너산화막(4)을 형성하고, 라이너산화막(4) 상에 트렌치(100)를 충분히 충진시키도록 트렌치산화막(5)을 두껍게 증착한다.

이 때 라이너산화막(4)은 트렌치 산화막(5) 증착 시의 스트레스 등이 트렌치에 직접 전달되는 것을 억제하거나 또는 트렌치 영역에서 노출된 기판(1)과 실리콘질화막(3)간의 재료 차이에 기인한 증착 속도 차이에 따른 트렌치 산화막(5)의 불균일성을 해소하는 역할을 한다.

또한, 라이너산화막(4)을 형성하면 이후 트렌치 격리공정 완료 후 트렌치와 인접한 반도체 기판의 상부 모서리가 너무 뾰족해지지 않고 라운딩되도록 하는 효과도 있다.

이후에는 실리콘질화막(3)이 노출될 때까지 트렌치 산화막(5)을 화학기계적 연마하여 평탄화시킴으로써, 트렌치 격리공정을 완료한다.

그런데, 소자의 고집적화에 따라 트렌치 폭의 감소와 깊이의 증가로 인해 트렌치의 종횡비(aspect ratio)가 커지면, 트렌치 산화막(5) 증착시 트렌치의 깊은부분을 미처 매립하기 전에 입구부분이 먼저 막혀 트렌치 내부에 산화막이 완전히 매립하지 못하고 보이드(6)가 발생할 가능성이 증가하는 문제점이 있었다.

현재 트렌치 매립 공정으로는 0.24㎛ 폭의 트렌치를 보이드 없이 매립할 수는 있으나, 0.21㎛, 0.18㎛ 등으로 줄어든 폭의 트렌치를 보이드 없이 매립하는 것은 불가능하다.

이와 같이 트렌치 산화막(5) 내에 보이드(6)가 발생하면 트렌치 산화막의 평탄화를 위한 화학기계적 연마시 그 보이드(6)가 노출되어 평탄화가 어려워지고, 평탄화 후 보이드가 노출되어 있다가 후속 공정에서 전극 형성용으로 증착하는 폴리실리콘이 보이드로 들어가면 누설전류가 발생하여 소자의 오동작을 유발하는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 트렌치 산화막을 형성하는 방법을 제공하는 것이다.

도 1은 종래 트렌치 격리구조를 도시한 단면도이다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 제1실리콘질화막을 패터닝한 후 그 위에 다시 제2실리콘질화막을 증착하고 이를 마스크패턴 없이 에치백함으로써 제1실리콘질화막 패턴의 오프닝된 부분에 인접한 상부 모서리를 라운딩시키는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에패드산화막과 제1실리콘질화막을 형성하는 단계; 제1실리콘질화막을 선택적으로 식각하여 목적하는 트렌치의 폭에 해당하는 폭으로 오프닝된 제1실리콘질화막 패턴을 형성하는 단계; 제1실리콘질화막을 포함하여 반도체 기판의 상부 전면에 제2실리콘질화막을 형성하는 단계; 제2실리콘질화막을 에치백하여 반도체 기판을 노출시키되, 에치백하는 중에 제1실리콘질화막 패턴의 오프닝된 부분에 인접한 상부 모서리를 라운딩시키는 단계; 제1실리콘질화막을 마스크로 하여 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 이루어진다.

여기서, 제2실리콘질화막을 에치백할 때에는, 오버에치하여 제2실리콘질화막을 제거하고 제1실리콘질화막의 오프닝된 폭은 유지한 상태에서 상부 모서리를 라운딩시키는 것이 바람직하다.

이하, 본 발명에 따른 반도체 소자의 트렌치 형성 방법에 대해 도 2a 내지 도 2d를 참조하여 설명한다. 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)을 얇게 증착하고, 패드산화막(12) 위에 제1실리콘질화막(13)을 증착한 후, 제1실리콘질화막(13) 상에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(14)을 형성한다.

이 때, 패드산화막(12)은 제1실리콘질화막(13) 자체의 스트레스가 반도체 기판(11)에 그대로 전달되는 것을 억제하기 위해 선택적으로 증착하는 것으로서 100-300Å 정도의 두께로 얇게 증착하는 것이 바람직하다.

제1실리콘질화막(13)은 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하며 보통 1500-3000Å 정도의 두께로 증착하는 것이 바람직하고, 일 예로서 2000Å 두께로 증착할 수 있다.

다음, 도 2b에 도시된 바와 같이, 감광막 패턴(14)을 마스크로 하여 노출된 제1실리콘질화막(13)을 식각하여 제1실리콘질화막 패턴을 형성한 후, 감광막 패턴(14)을 제거하고 세정공정을 수행한다.

이어서, 제1실리콘질화막(13) 및 노출된 패드산화막(12)을 포함한 상부 전면에 제2실리콘질화막(15)을 증착한다.

이렇게 증착된 제2실리콘질화막(15)을 마스크패턴 없이 에치백 공정으로 식각한다. 그러면 도 2c에 도시된 바와 같이, 에치백 공정시 오버에치 정도를 조절함으로써 제1실리콘질화막(13) 하면의 오프닝폭은 변화하기 않고 제1실리콘질화막(13)에서 오프닝된 부분에 인접한 상부 모서리가 라운딩되며, 에치백 공정 중에 패드산화막(12)이 식각된다.

다음, 도 2d에 도시된 바와 같이, 목적하는 소정깊이의 반도체 기판(11)을 건식식각하여 트렌치(100)를 형성한다.

이어서, 제1실리콘질화막(13) 및 트렌치의 내벽을 포함하여 반도체 기판(11)의 상부 전면에 라이너산화막(16)을 증착한 후, 라이너산화막(16) 상에 트렌치를 충분히 매립하도록 산화막(17)을 두껍게 증착한다.

이 때 제1실리콘질화막(13)의 오프닝된 부분에 인접한 상부 모서리가 라운딩되어 있어서 트렌치로의 입구부분이 넓어져 있으므로 트렌치의 깊은 부분이 미처 매립되기 전에 입구부분이 먼저 막히는 일이 없으며, 따라서 보이드 없이 트렌치 내부가 완전히 매립되도록 산화막(17)을 형성하는 것이 가능해진다.

이후에는 제1실리콘질화막(13)이 노출될 때까지 산화막(15)을 화학기계적 연마하여 평탄화시킴으로써, 트렌치 격리공정을 완료한다.

상술한 바와 같이, 본 발명에서는 제1실리콘질화막을 패터닝한 후 그 위에 다시 제2실리콘질화막을 증착하고 이를 마스크패턴 없이 에치백함으로써 제1실리콘질화막 패턴의 오프닝된 부분에 인접한 상부 모서리를 라운딩시키므로, 트렌치 산화막을 보이드 없이 형성하는 효과가 있다.

따라서, 게이트 산화막 내에서의 보이드 형성으로 인한 누설전류에 기인한 소자의 신뢰성 감소 요인의 발생을 방지하고, 소자의 수율이 향상되는 효과가 있다.

Claims (5)

1. 반도체 기판 상에 패드산화막과 제1실리콘질화막을 형성하는 단계;

   상기 제1실리콘질화막을 선택적으로 식각하여 목적하는 트렌치의 폭에 해당하는 폭으로 오프닝된 제1실리콘질화막 패턴을 형성하는 단계;

   상기 제1실리콘질화막을 포함하여 상기 반도체 기판의 상부 전면에 제2실리콘질화막을 형성하는 단계;

   상기 제2실리콘질화막을 에치백하여 상기 반도체 기판을 노출시키되, 상기 에치백하는 중에 상기 제1실리콘질화막 패턴의 오프닝된 부분에 인접한 상부 모서리를 라운딩시키는 단계;

   상기 제1실리콘질화막을 마스크로 하여 목적하는 소정깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치의 내부를 매립하도록 절연막을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
2. 제 1 항에 있어서,

   상기 제2실리콘질화막을 에치백할 때에는, 오버에치하여 상기 제2실리콘질화막을 제거하고 상기 제1실리콘질화막의 오프닝된 폭은 유지한 상태에서 상부 모서리를 라운딩시키는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
3. 제 2 항에 있어서,

   상기 실리콘질화막은 1500-3000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
4. 제 3 항에 있어서,

   상기 트렌치의 내부를 매립하도록 절연막을 형성할 때에는, 상기 실리콘질화막 및 상기 트렌치의 내부를 포함한 상부 전면에 상기 트렌치의 내부를 매립하도록 절연막을 형성한 후, 상기 실리콘질화막이 노출될때까지 상기 절연막을 화학기계적 연마하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
5. 상기 제 4 항에 있어서,

   상기 절연막 형성 전에, 상기 실리콘질화막 및 상기 트렌치의 내부를 포함한 상부 전면에 라이너산화막을 형성한 후, 상기 라이너산화막 상에 상기 트렌치의 내부를 매립하도록 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.