JP2003037161A

JP2003037161A - 半導体装置及びその製造方法

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Publication number: JP2003037161A
Application number: JP2001223300A
Authority: JP
Inventors: Arihiro Taniguchi; 有弘谷口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2003-02-07
Anticipated expiration: 2021-07-24
Also published as: JP3678678B2

Abstract

(57)【要約】【課題】任意のパターン、探さを持つトレンチを一度
の異方性エッチング工程にて形成することを課題とす
る。【解決手段】トレンチの底に相当する領域に少なくと
も異方性エッチ抑止層を形成する工程と、異方性エッチ
抑止層をエッチストッパーとして半導体基板を異方性エ
ッチングすることで、半導体基板に異なる深さのトレン
チを同時に形成する工程とを含むことを特徴とする半導
体装置の製造方法により上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。更に詳しくは、本発明は、溝型素
子分離（ＳＴＩ：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓ
ｏｌａｔｉｏｎ）法による素子分離領域を備えた半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】昨今のコンピューターをはじめとする電
子機器の進歩に伴い、多数のトランジスタをはじめとす
る電気回路を集積した大規模集積回路（ＬＳＩ）が多様
化されている。電子機器の性能は、ＬＳＩの性能による
ところが大きく、ＬＳＩの性能は内蔵される各電気素子
の微細化、高集積化により、より優れたものとなる。従
来では、各電気素子間の電気的分離（素子分離）に局所
酸化法の一つであるＬＯＣＯＳ（ロコス）分離法が多く
用いられてきた。しかし、ロコス分離法では、バーズピ
ークと呼ばれる酸化膜の横方向への広がりが素子分離領
域に生じ、素子分離領域の面積が減少するという問題が
あった。更に、狭い分離幅ではＬＯＣＯＳ分離法により
形成される分離用酸化膜の膜厚が薄くなってしまうとい
う問題があった。そのため、ＬＯＣＯＳ分離法は、高集
積化に対しては有効な手段ではない。

【０００３】そこで近年では、基板表面に浅いトレンチ
を形成し、このトレンチに絶縁膜を充填することにより
素子分離領域を形成するＳＴＩ法が多く用いられるよう
になってきている。本法は、ＬＯＣＯＳ分離法にみられ
るようなバーズビークによる素子領域の減少、さらに狭
い分離幅での酸化膜厚の減少といった欠点を抑えること
が可能であり、高集積化に対して有効な手段である。ま
ず、下記に従来のＳＴＩ法を、ＳＴＩ法を用いたＭＯＳ
形成を例に取り、断面図（図５（ａ）〜（ｃ）及び図６
（ｄ）〜（ｆ））にて示す。

【０００４】図５（ａ）において、シリコン基板２００
上に熱酸化膜２０１を形成し、熱酸化膜２０１上にシリ
コン窒化膜２０２を形成した後、シリコン窒化膜２０２
上にレジストパターン２０３を形成する。次に、図５
（ｂ）のように、レジストパターン２０３をマスクとし
て、シリコン窒化膜２０２、熱酸化膜２０１を異方性エ
ッチングし、レジストパターン２０３のパターンをシリ
コン窒化膜２０２及び熱酸化膜２０１に転写する。その
後、レジストパターン２０３は除去する。エッチング後
にレジストパターンが消失しても、以降工程ではシリコ
ン窒化膜により、シリコン基板へのパターンの転写が可
能となる。次に、図５（ｃ）に示したように、シリコン
窒化膜２０２をマスクとして、シリコン基板２００の異
方性エッチングを行い、シリコン基板２００の表面に浅
いトレンチ２０４を形成し、複数の島状形成領域を形成
する。

【０００５】この図５（ｃ）における異方性エッチング
については、例えば反応性イオンエッチング（ＲＩＥ：
ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を用い
る。次に、熱酸化を行うことにより、シリコン基板２０
０上のトレンチ２０４側壁上に熱酸化膜２０５を形成す
る。次に、図６（ｄ）に示すように、全面に埋め込み酸
化膜２０６を堆積し、トレンチを埋め込んだ後、図６
（ｅ）に示すように、上記酸化膜を化学的機械的研磨
（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化してから、図６
（ｆ）に示すようにシリコン窒化膜２０２、熱酸化膜２
０１を除去する。

【０００６】以降工程で酸化膜除去により、素子分離領
域の埋め込み酸化膜厚を減少（具体的な工程は省略）さ
せた後に、素子領域の基板表面にゲート酸化膜を形成す
る。この後は、一般的なトランジスタの製造方法に準ず
る。しかしながら、このような従来の製造方法では、１
種類の深さを持つトレンチしか形成できないという欠点
があった。例えば、図７に示すように、浅いトレンチ２
０７を必要とする機能回路２０９と、深いトレンチを２
０８必要とする機能回路２１０を同一基板内に形成する
ことが必要な場合、上記従来技術では困難であり、汎用
性に欠ける。図中、２１１はゲート電極を意味する。浅
いトレンチを必要とする場合の例としては、素子分離領
域の埋め込み酸化膜より下領域の一部にイオン注入を行
うことにより導電領域として使用する場合がある。ま
た、深いトレンチを必要とする場合の例として、活性領
域の深い箇所にイオン注入を行った際、浅いトレンチで
は、十分な素子分離特性が得られない場合がある。

【０００７】

【発明が解決しようとする課題】上記課題を解消するた
めの手段として、特開２０００−１５０６３２号公報で
は、異方性エッチングの特性であるマイクロローディン
グ効果を利用して、一回のエッチング工程で異なる深さ
をもつトレンチの形成を行っている。この方法では、広
い幅をもつトレンチは深く、狭い幅をもつトレンチは浅
くすることができるが、例えば、広くて浅いトレンチ、
または狭くて深いトレンチを作製することは不可能であ
る。特開平１１−３３０２２３号公報では、第１のトレ
ンチとして浅いトレンチを形成した後、再度レジストパ
ターンを形成し、それをマスクとして第１のトレンチ内
に深い第２のトレンチを形成している。この方法では、
任意の幅を持つトレンチを任意の探さで形成することが
可能である。しかし、この方法では形成するトレンチの
深さ毎にレジストパターンの形成、さらにトレンチエッ
チが必要となり、工程増加が発生する。

【０００８】さらに、浅い第一のトレンチ上にレジスト
パターンが塗布されるためレジスト残り等によって素子
分離特性、他の電気的特性に悪影響を及ぼす可能性が考
えられる。また、上記課題以外に、従来技術によるトレ
ンチエッチ工程では、エッチ終点の検出が行われないた
め、エッチ時間によりエッチ探さを制御する必要があ
り、これがエッチ時のエッチ探さバラツキの大きな原因
の一つとなる。そこで本発明は、このような問題点を解
決し、任意のパターン、探さを持つトレンチを一度の異
方性エッチング工程にて形成し得るものであり、さら
に、エッチ時のバラツキも低減されるものである。

【０００９】

【課題を解決するための手段】かくして本発明によれ
ば、（１）トレンチの形成領域に開口を有する第１のマ
スクを半導体基板上に形成する工程と、（２）（ａ）第
１のマスクの開口の内、異方性エッチ抑止層の形成を所
望し、かつ同一の深さのトレンチに対応する開口以外を
第２のマスクで覆い（ｂ）第１及び第２のマスクを介し
てイオン注入することにより異方性エッチ抑止層を形成
した後、第２のマスクを除去し（ｃ）トレンチが３種以
上の異なる深さからなる場合は、上記（ａ）及び（ｂ）
工程を繰り返すことにより最も深いトレンチ以外のトレ
ンチの底に相当する領域に少なくとも異方性エッチ抑止
層を形成する工程と、（３）異方性エッチ抑止層をエッ
チストッパーとして最も深いトレンチに対応する深さ半
導体基板を異方性エッチングすることで、半導体基板に
異なる深さのトレンチを同時に形成する工程とを含むこ
とを特徴とする半導体装置の製造方法が提供される。更
に、本発明によれば、上記方法により得られ、半導体基
板に異なる深さのトレンチを絶縁膜で埋め込むことで形
成された素子分離領域を備えたことを特徴とする半導体
装置が提供される。

【００１０】

【発明の実施の形態】本発明の半導体装置の製造方法
は、要するに、異なる深さのトレンチを半導体基板に形
成するに際して、トレンチ形成領域にイオン注入により
形成を所望するトレンチの底に相当する領域に異方性エ
ッチ抑止層を形成する工程と、該異方性エッチ抑止層を
エッチストッパーとして半導体基板を異方性エッチング
することで、半導体基板に異なる深さのトレンチを同時
に形成する工程とを含んでいる。まず、前者の異方性エ
ッチ抑止層を形成する工程について説明する。

【００１１】本発明に使用することができる半導体基板
は、特に限定されず、シリコン基板のような元素基板、
シリコンゲルマニウム基板のような化合物基板が挙げら
れる。本発明では、シリコン基板を使用することが好ま
しい。半導体基板内に形成される異方性エッチ抑止層
は、半導体基板を構成する材質のエッチングレートよ
り、遅いエッチングレートを有する材質からなっていさ
えすれば特に限定されない。例えば、半導体基板がシリ
コン基板の場合、異方性エッチ抑止層の材質としては、
酸化シリコン、窒化シリコン等が挙げられる。異方性エ
ッチ抑止層は、酸素、窒素等の異方性エッチ抑止層の形
成に必要な元素のイオンを注入することにより形成する
ことができる。

【００１２】本発明では、異方性エッチ抑制層が、形成
を所望するトレンチの内、最も深いトレンチ以外のトレ
ンチの底に相当する領域に少なくとも形成されている。
その深さは、得ようとする半導体装置の特性に応じて適
宜設定することができる。また、異方性エッチ抑制層
は、最も深いトレンチの底に相当する領域にも形成され
ていてもよい。この異方性エッチ抑制層は、以下のよう
に形成することができる。まず、トレンチを形成する領
域に開口を有する第１のマスクを半導体基板上に形成す
る。この第１のマスクは、特に限定されることなく、半
導体基板を構成する材質のエッチングレートより、遅い
エッチングレートを有する材質からなっていさえすれば
特に限定されない。例えば、半導体基板がシリコン基板
の場合、第１のマスクの材質としては、酸化シリコン、
窒化シリコン等が挙げられる。この内、窒化シリコンを
第１のマスクの材質として使用することが好ましい。

【００１３】次に、前記開口の内、同一の深さに異方性
エッチ抑止層の形成を所望する領域の開口以外の開口に
第２のマスクを形成する。この第２のマスクは、上記半
導体基板を構成する材質のエッチングレートより、遅い
エッチングレートを有する材質からなっていさえすれば
特に限定されない。特に、第２のマスクは、形成及びそ
の除去が容易に行える観点から、フォトレジストからな
ることが好ましい。第１及び第２のマスクを用いてイオ
ン注入することで、任意の深さに異方性エッチ抑止層を
半導体基板内へ形成し、第２のマスクを除去する。第２
のマスクがフォトレジストからなる場合、アッシング
や、溶媒による溶解により簡便に除去することができ
る。トレンチが３種以上の異なる深さからなる場合は、
上記第２のマスクの形成、イオン注入及びマスクの除去
を、異なる深さの異方性エッチ抑止層分だけ繰り返すこ
とで、所望数の異方性エッチ抑止層を形成することがで
きる。

【００１４】次に、後者のトレンチを形成する工程につ
いて説明する。上記工程で形成された異方性エッチ抑止
層をエッチストッパーとし、第１のマスクを介して最も
深いトレンチに対応する深さで半導体基板を異方性エッ
チングする。このエッチングにより半導体基板に異なる
深さのトレンチを同時に形成することができる。異方性
エッチングは、半導体基板に対して、異方性エッチ抑止
層のエッチングレートが遅いエッチャントを使用しさえ
すれば、その方法は特に限定されない。例えば、ＲＩＥ
法が挙げられる。

【００１５】また、上記エッチングにおいて、最も深い
トレンチは、エッチング時間を調節することにより所望
深さに形成することができる。このエッチング時に、他
のトレンチは、底部に異方性エッチ抑止層が形成されて
いるため、最も深いトレンチと同時に所望の深さで形成
することができる。なお、最も深いトレンチの底部に対
応する領域にも異方性エッチ抑止層を形成しておくこと
が好ましい。それにより、エッチングによるトレンチの
深さのバラツキをより抑制することができる。トレンチ
を形成した後、少なくともトレンチを埋め込みうる厚さ
の絶縁膜を半導体基板上全面に形成することが好まし
い。この絶縁膜は、特に限定されず、酸化シリコン、窒
化シリコン、ＳＯＧ、ＮＳＧ、ＢＰＳＧ等の材質からな
る膜を使用することができる。絶縁膜の形成方法は、使
用する材質の種類に応じて、ＣＶＤ法、塗布・焼成法等
が適宜選択できる。

【００１６】上記絶縁膜の形成に先立って、トレンチの
側壁を覆う絶縁膜を形成してもよい。この絶縁膜によ
り、トレンチの絶縁膜での埋め込みをよりスムーズに行
うことができる。側壁を覆う絶縁膜は、半導体基板がシ
リコン基板の場合、通常、熱酸化により形成されるシリ
コン酸化膜が使用される。次に、第１のマスク上に形成
される絶縁膜を化学的機械的研磨法により除去すること
で半導体基板上面を平坦化することができる。以降の工
程は、通常の半導体装置の製造工程を採用することがで
きる。

【００１７】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１（ａ）〜（ｄ）、図２（ｅ）〜（ｇ）、
図３（ｈ）〜（ｉ）及び図４（ｋ）は、本発明の実施例
に関わる、ＳＴＩ及びＭＯＳトランジスタの形成方法を
示す工程断面図である。まず、単結晶のシリコン基板
（半導体基板）１００の表面に１４０Åの酸化膜１０１
を熱酸化によって形成し、続いてこの酸化膜１０１上に
１６００Åのシリコン窒化膜１０２を例えばＬＰＣＶＤ
法を用いて形成する。次に、シリコン窒化膜１０２上に
第1のレジストパターン（第１のマスク）１０３を形成
する（図１（ａ）参照）。

【００１８】次に、レジストパターン１０３をマスクに
して、図１（ｂ）に示したようにシリコン窒化膜１０２
及び酸化膜１０１をエッチングし、第１のレジストパタ
ーン１０３のパターンをシリコン窒化膜１０２に転写す
る。このエッチングには例えばＲＩＥを用いる。この
後、第1のレジストパターン１０３は除去し、図１
（ｃ）に示すように、リコン窒化膜１０２上に第２のレ
ジストパターン（第２のマスク）１０４を形成する。次
に、図１（ｄ）に示すように、第２のレジストパターン
１０４及びシリコン窒化膜１０２をマスクとして、シリ
コン基板１００内部に第１の異方性エッチ抑止層１０５
を、イオン注入により２６５０Åの深さに形成する。エ
ッチ抑止層は、半導体基板であるシリコンとの間で高い
異方性エッチング選択比を持つもの、例えばシリコン酸
化膜等とし、注入イオン種も例えば酸素などを用いる。

【００１９】その後、第２のレジストパターン１０４を
除去し、図２（ｅ）に示すように、異なるパターンを持
つ第３のレジストパターン１０６を形成する。第３のレ
ジストマスクの開口部は、第２のレジストパターンとは
異なる場所である。次に、図２（ｆ）に示すように、第
３のレジストパターン１０６をマスクとして、シリコン
基板１００内部に第２の異方性エッチ抑止層１０７をイ
オン注入により３５００Åの深さに形成し、その後、第
３のレジストパターン１０６を除去する。次に図２
（ｇ）に示すように、シリコン窒化膜１０２をマスクに
してシリコン基板１００に異方性エッチングを行うこと
により、２６５０Åの深さを持つ素子分離構（トレン
チ）１０９と３５００Åの深さを持つ素子分離溝（トレ
ンチ）１０８を同時に形成し、複数の島状の素子形成領
域を形成する。このエッチングには例えばＲＩＥを用い
る。このときの異方性エッチング終点は前記第１及び第
２エッチ抑止層であり、これはシリコン基板に対して単
位時間当たりのエッチ量（エッチレート）が十分に少な
いため、深いトレンチを形成するために十分なエッチ量
を浅いトレンチに適用することによる過剰エッチの発生
はない。

【００２０】次に図３（ｈ）に示すように、トレンチ内
壁に熱酸化膜１１０を形成する。次に図３（ｉ）に示す
ように、全面に５３５０Åの膜厚を持つ埋め込み酸化膜
１１１を形成し、トレンチ溝を埋め込んだ後、図３
（ｊ）に示すように、埋め込み酸化膜１１１、シリコン
窒化膜１０２の表面をＣＭＰ法にて平坦化する。その際
平坦化は、素子領域上のシリコン窒化膜が平坦化によっ
て消失することなく、かつ、シリコン窒化膜上の素子分
離絶縁膜が平坦化によって消失しているように行う。次
に、図４（ｋ）に示すように湿式酸化膜除去法にてシリ
コン窒化膜１０２、酸化膜１０１を除去することでＳＴ
Ｉ法による素子分離領域を形成することができる。以降
のＭＯＳトランジスタの形成方法は、公知の方法を採用
することができる。

【００２１】

【発明の効果】本発明では、従来方法と比較して、下記
の利点を有する。（１）一度のエッチング工程で複数の深さをもつトレン
チを形成できる。（２）トレンチ内側面にレジストが付着しないため、こ
れによる電気的特性の劣化がない。（３）トレンチ深さの制御性が高い。（１）について
は、半導体装置の特性に応じて、浅いトレンチまたは深
いトレンチを使用する必要のある機能回路を一つの半導
体基板上に混在させることができ、製品の部品数低減及
びコストダウンに大きく寄与するものである。（２）に
ついて、例えば特開平１１−３３０２２号公報に記載の
発明では、第1のトレンチとして浅いトレンチを形成し
た後、第２のレジストパターンにより浅いトレンチの一
部にさらに異方性エッチングを行うことにより深いトレ
ンチを得ている。この方法では、浅いトレンチには第２
のレジストパターンが付着することによる、電気的特性
への影響が考えられる。それに対して本発明では、レジ
ストと接触した半導体基板は全て異方性エッチングによ
り除去されてしまうため、前述の問題が解消することと
なる。（３）については、従来方法では異方性エッチン
グの探さをエッチング時間で制御していたのに対し、本
発明ではエッチ抑止層を終点とするため、エッチング深
さの制御性が増すものである。

【００２２】以上、詳述したように本発明では、ＳＴＩ
法による素子分離溝（トレンチ）の形成において、複数
のマスクを使うことにより半導体基板上の任意の場所、
探さに半導体基板であるシリコンに対して異方性エッチ
ング選択比の高い層をイオン注入により形成している。
このため、その後の一度の異方性エッチング工程により
複数の深さをもつ素子分離溝（トレンチ）を任意の場所
に、形状で形成することが可能となり、自由度が飛躍的
に高まることになる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の概略工程断面
図である。

【図２】本発明の半導体装置の製造方法の概略工程断面
図である。

【図３】本発明の半導体装置の製造方法の概略工程断面
図である。

【図４】本発明の半導体装置の製造方法の概略工程断面
図である。

【図５】従来の半導体装置の製造方法の概略工程断面図
である。

【図６】従来の半導体装置の製造方法の概略工程断面図
である。

【図７】従来の半導体装置の課題を説明するための図で
ある。

【符号の説明】

１００、２００シリコン基板１０１酸化膜１０２、２０２シリコン窒化膜１０３第１のレジストパターン１０４第２のレジストパターン１０５第１の異方性エッチ抑止層１０６第３のレジストパターン１０７第２の異方性エッチ抑止層１０８、１０９、２０４トレンチ１１０、２０１、２０５熱酸化膜１１１、２０６埋め込み酸化膜２０３レジストパターン２０７浅いトレンチ２０８深いトレンチ２０９、２１０機能回路２１１ゲート電極

Claims

【特許請求の範囲】

【請求項１】（１）トレンチの形成領域に開口を有す
る第１のマスクを半導体基板上に形成する工程と、
（２）（ａ）第１のマスクの開口の内、異方性エッチ抑
止層の形成を所望し、かつ同一の深さのトレンチに対応
する開口以外を第２のマスクで覆い（ｂ）第１及び第２
のマスクを介してイオン注入することにより異方性エッ
チ抑止層を形成した後、第２のマスクを除去し（ｃ）ト
レンチが３種以上の異なる深さからなる場合は、上記
（ａ）及び（ｂ）工程を繰り返すことにより最も深いト
レンチ以外のトレンチの底に相当する領域に少なくとも
異方性エッチ抑止層を形成する工程と、（３）異方性エ
ッチ抑止層をエッチストッパーとして最も深いトレンチ
に対応する深さ半導体基板を異方性エッチングすること
で、半導体基板に異なる深さのトレンチを同時に形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２】第１のマスクがシリコン窒化膜からなる
請求項１に記載の製造方法。
【請求項３】トレンチを形成した後、少なくともトレ
ンチを埋め込みうる厚さの絶縁膜を半導体基板上全面に
形成する工程、第１のマスク上に形成される絶縁膜を化
学的機械的研磨法により除去することで半導体基板上面
を平坦化する工程を含む請求項１又は２に記載の製造方
法。
【請求項４】異方性エッチ抑止層が、最も深いトレン
チの形成領域にも形成される請求項１〜３のいずれか１
つに記載の製造方法。
【請求項５】請求項１〜４のいずれか１つの方法によ
り得られ、半導体基板に異なる深さのトレンチを絶縁膜
で埋め込むことで形成された素子分離領域を備えたこと
を特徴とする半導体装置。