KR20010061047A - 세리아계 슬러리를 이용한 트렌치형 소자분리막 형성방법 - Google Patents

세리아계 슬러리를 이용한 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 트렌치형 소자분리막 형성방법에 관한 것이며, 생산성을 저하시키지 않으면서 연마 정지막과 트렌치 매립용 산화막간의 연마 선택비를 확보하고 연마 균일도를 확보할 수 있는 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 연마 정지막으로 폴리실리콘을 연마 정지막으로 사용하고, 화학·기계적 연마(CMP) 공정시 세리아계 슬러리를 사용하는 것을 특징으로 하는 기술이다. 일단 연마 정지막이 노출되면 선택비가 낮은 세리아계 슬러리 연마 정지막까지 연마해 낼 수 있다.

Description

세리아계 슬러리를 이용한 트렌치형 소자분리막 형성방법{A METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER USING CERIA-BASED SLURRY}
본 발명은 반도체 기술에 관한 것으로, 특히 트렌치형 소자분리막 형성방법에 관한 것이다.
반도체 소자 제조 공정은 통상 반도체 기판 상에 모스 트랜지스터를 형성하는 공정으로부터 시작된다. 이러한 모스 트랜지스터들 상호간의 물리적·전기적인 분리를 위하여 모스 트랜지스터 형성에 앞서 소자분리 공정을 진행하고 있다.
소자분리를 위해 현재까지도 가장 널리 사용하고 있는 방법이 LOCOS(local oxidation of silicon)법이다. LOCOS법은 소자분리 마스크를 사용하여 실리콘 기판 상에 형성된 패드 산화막/질화막을 패터닝하고, 노출된 실리콘 기판을 열산화시키는 공정으로, 공정이 비교적 단순한 장점이 있는 반면, 열산화 공정시 산소의 측면 산화(lateral oxidation)에 의한 버즈비크(bird's beak)의 발생으로 게이트 산화막이 열화되고 활성영역이 감소되는 문제점을 안고 있었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망하다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시한 후, 트렌치 매립용 산화막을 증착하여트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한 다음, 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.
전술한 공정 중 CMP 공정시 통상 실리카계 슬러리(Silica-based slurry)를 사용하고 있는데, 이처럼 실리카계 슬러리를 사용하게 되면 트렌치 매립용 산화막과 질화막간의 연마 선택비가 낮아 연마 불균일도가 높아지게 된다. 이와 같이 연마 불균일도가 높아지면 연마 정지막으로 사용된 질화막이 연마되어 활성영역에 손상(damage)을 가하게 되거나, 질화막 제거 후 필드영역의 소자분리막의 불균일을 유발하여 소자간의 전기적 특성 차이가 심하게 발생하는 문제점이 있다.
한편, 이러한 문제점을 고려하여 슬러리 제조시 첨가제(additive), 유기물 등을 첨가하고 슬러리의 산도(pH)를 중성에 가깝게 유지하여 산화막과 질화막간의 연마 선택비를 향상시키고자 하는 경우, 질화막이 노출되면서 연마가 정지되어 평탄화가 용이하지만 슬러리 제조시 연마제(abrasive)의 입자 크기 제어가 힘들어 연마 후 활성 영역 상부에 스크래치(scratch)를 유발하는 문제점이 우려된다.
또한, 연마제의 입자 크기를 적당히 제어하기 위하여 슬러리 공급부에 필터(filter)를 부착하여 일정 크기 이상의 연마제를 걸러 내는 경우, 스크래치의 발생 빈도는 현저히 감소하는 경향이 있지만, 필터링에 따른 생산성의 저하와 함께 선택비가 그리 높지 않고 연마조건에 따른 선택비 변화가 심한 문제점이 지적되고 있다.
본 발명은 생산성을 저하시키지 않으면서 연마 정지막과 트렌치 매립용 산화막간의 연마 선택비를 확보하고 연마 균일도를 확보할 수 있는 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 트렌치형 소자분리막 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 포토레지스트 패턴
12 : 패드 산화막
13 : 폴리실리콘막
14 : 트렌치 매립용 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 트렌치형 소자분리막 형성방법은, 트렌치 구조와 연마 정지막용 폴리실리콘막이 형성된 반도체 기판을 준비하는 제1 단계; 상기 제1 단계 수행 후, 전체 구조 상부에 트렌치 매립용 산화막을 형성하는 제2 단계; 및 상기 폴리실리콘막을 연마 정지막으로 사용하여 상기 트렌치 매립용 산화막의 화학·기계적 연마 공정을 실시하되, 세리아계 슬러리를 사용하는 제3 단계를 포함하여 이루어진다.
즉, 본 발명은 연마 정지막으로 폴리실리콘을 연마 정지막으로 사용하고, 화학·기계적 연마(CMP) 공정시 세리아계 슬러리를 사용하는 것을 특징으로 하는 기술이다. 일단 연마 정지막이 노출되면 선택비가 낮은 세리아계 슬러리 연마 정지막까지 연마해 낼 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 5는 본 발명의 일 실시예에 따른 트렌치형 소자분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 본 발명의 일 실시예를 소개하기로 한다.
본 실시예에 따른 트렌치형 소자분리막 형성 공정은 우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리 마스크 공정을 실시하여 포토레지스트 패턴(11)을 형성한다.
다음으로, 도 2에 도시된 바와 같이 포토레지스트 패턴(11)을 식각 마스크로 사용하여 트렌치 식각을 실시하고, 전체 구조 표면을 따라 10∼500Å 두께의 패드 산화막(12)을 성장시킨다. 이때, 트렌치 깊이는 1500∼5000Å 정도가 적당하다.
계속하여, 도 3에 도시된 바와 같이 전체 구조 표면을 따라 연마정지막으로 폴리실리콘막(13)을 50∼500Å 두께로 증착하고, 트렌치 매립 산화막(14)을 전체 구조 상부에 3000∼10000Å 두께로 증착한다. 이때, 폴리실리콘막(13)은 저압화학기상증착(LPCVD)법을 사용하여 증착하는 것이 바람직하며, 도핑을 실시할 수도 있다.
이어서, 도 4에 도시된 바와 같이 CMP 공정을 실시하여 트렌치 매립 산화막(14)이 트렌치 내에 잔류되도록 평탄화시킨다. 이때, CMP 공정에 사용된 슬러리는 연마제로 콜로이드(colloid) 또는 퓸(fumed) 형태의 세리아(CeO2)를 포함하는 세리아계 슬러리를 사용하며, 슬러리의 연마제 농도를 0.5∼10wt% 범위로, 슬러리의 산도(pH)를 3∼10 범위로 하는 것이 바람직하다.
다음으로, 도 5에 도시된 바와 같이 실리카계 슬러리를 사용한 CMP 공정을 진행하여 연마 정지막으로 사용된 폴리실리콘막(13)을 제거한다. 이때, 슬러리의산도(pH)를 3∼13 범위로 하는 것이 바람직하다. 이후, 실리콘 기판(10) 상에 잔류하는 패드 산화막(12)을 제거하고 통상의 게이트 산화 공정 등의 후속 공정을 진행한다.
상기와 같은 공정을 진행하는 경우, 즉 폴리실리콘막(13)을 연마 정지막으로 하며 세리아계 슬러리를 사용한 트렌치 매립 산화막(14)의 CMP 공정을 진행하면 트렌치 매립 산화막(14)과 폴리실리콘막(13)간의 충분한 연마 선택비를 확보할 수 있으며, 이로 인하여 생산성의 저하 없이도 연마 선택비와 함께 연마 균일도를 확보할 수 있다. 또한, 폴리실리콘막(13)을 트렌치 매립 산화막(14)과의 연마 선택비가 낮은 세리아계 슬러리를 사용한 CMP 공정을 통해 제거함으로써 생산성을 향상시키고, 필드 산화막에 의한 단차를 완전히 제거할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 트렌치 식각 후에 연마 정지막을 증착하는 경우를 일례로 들어 설명하였으나, 본 발명은 연마 정지막을 패터닝한 후 트렌치를 형성하는 통상의 STI 공정을 진행하는 경우에도 적용된다.
본 발명은 트렌치 매립 산화막의 CMP 공정시 연마 정지막과의 충분한 연마 선택비 및 연마 균일도를 확보함으로써 스크래치 현상을 비롯한 활성영역의 손상을 방지할 수 있으며, 연마 정지막을 CMP로 제거할 수 있어 생산성을 향상시키고 필드 산화막에 의한 단차를 완전히 제거할 수 있는 효과가 있다.

Claims (6)

  1. 트렌치 구조와 연마 정지막용 폴리실리콘막이 형성된 반도체 기판을 준비하는 제1 단계;
    상기 제1 단계 수행 후, 전체 구조 상부에 트렌치 매립용 산화막을 형성하는 제2 단계; 및
    상기 폴리실리콘막을 연마 정지막으로 사용하여 상기 트렌치 매립용 산화막의 화학·기계적 연마 공정을 실시하되, 세리아계 슬러리를 사용하는 제3 단계
    를 포함하여 이루어진 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    실리카계 슬러리를 사용하여 상기 반도체 기판 상의 상기 폴리실리콘막을 연마하는 제4 단계를 더 포함하여 이루어진 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 폴리실리콘막은,
    그 두께가 50∼500Å인 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 세리아계 슬러리는,
    연마제 농도가 0.5∼10wt%인 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 세리아계 슬러리는,
    산도(pH)가 3∼10 범위인 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
  6. 제2항에 있어서,
    상기 실리카계 슬러리는,
    산도(pH)가 3∼13 범위인 것을 특징으로 하는 트렌치형 소자분리막 형성방법.
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