KR20010005151A - 화학적기계적연마를 이용한 소자분리방법 - Google Patents
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- 238000005498 polishing Methods 0.000 title claims description 65
- 239000000126 substance Substances 0.000 title claims description 17
- 238000002955 isolation Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000002002 slurry Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000926 separation method Methods 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 claims 2
- 229910019213 POCl3 Inorganic materials 0.000 claims 1
- 229910007264 Si2H6 Inorganic materials 0.000 claims 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 abstract description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
본 발명은 반도체기판상에 패드산화막을 형성하는 단계와, 상기 패드산화막위에 연마정지막을 형성하는 단계, 상기 연마정지막과 패드산화막을 선택적으로 식각하여 소자분리영역에 해당하는 기판 부위를 노출시키고, 노출된 이 기판부위를 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 매립되도록 기판 전면에 산화막을 형성하는 단계, 및 CeO2계통의 슬러리를 이용한 CMP에 의해 상기 산화막을 연마정지막이 노출될때까지 연마하여 상기 트렌치내에 매립된 소자분리막을 형성하는 단계를 포함하는 화학적기계적연마를 이용한 소자분리방법을 제공함으로써 웨이퍼내 또는 다이내의 평탄도와 불균일도를 월등히 향상시키며, 연마정지막으로 폴리실리콘을 사용하여 노광공정을 안정화시키고 미세패턴의 형성을 가능하게 한다.
Description
본 발명은 화학적기계적연마(chemical mechanical polishing)을 이용한 소자분리방법에 관한 것으로, 특히 세리아 계통의 슬러리를 이용한 CMP공정에 의한 소자분리방법에 관한 것이다.
반도체 제조공정에 있어서, 우선 반도체기판상에 소오스와 드레인 및 게이트전극을 형성하게 되는데 이들 각 소자를 물리적으로나 전기적으로 분리해야 하나의 완전한 트랜지스터 역할을 제대로 수행할 수 있게 된다. 최근 반도체소자의 집적도가 증가함에 따라 이들 소자의 분리 목적으로 실리콘기판에 질화막을 증착한 후, 노광공정을 행하고 식각하여 트렌치를 만들어 산화막을 증착하고 CMP공정을 이용하여 초과 증착된 산화막을 일정부분 연마하여 실리콘기판을 절연하는 STI(shallow trench isolation)공정을 이용하려는 노력이 진행중이다.
이때 O2와 H2O의 확산을 방지하기 위해서 증착하는 질화막을 연마정지막으로 사용하여 소자분리공정을 진행하고 있는데 실리카 계통의 슬러리의 경우 매립 산화막과 패드 질화막간의 연마선택비가 낮아 화학적 평탄화공정시 발생하는 연마 불균일도에 의해서 연마정지막으로 사용된 패드 질화막이 연마되어 활성영역에 손상을 가하게 되거나 패드질화막 제거공정후 필드영역의 산화막 두께의 불균일도에 의해서 전기적 특성의 차이가 심하게 발생하는 문제점이 있다. 또한 산화막과 질화막간의 연마비 차이가 큰 슬러리를 사용할 경우에는 패드질화막이 노출되면 연마가 정지되어 완전 평탄화를 구현할 수 있지만 슬러리 제조시 연마제 크기의 제어가 힘들어 연마후 활성영역 상부에 스크래치를 유발하는 등의 문제점이 있다. 또한, 연마제의 크기를 적당히 제어하여 제조한 STI용 슬러리의 경우, 스크래치 발생빈도는 현저히 감소하는 경향이 있지만 선택비가 그리 높지 않고 연마조건에 따른 선택비 변화가 심하며 패턴상에서 연마속도의 급격한 증가에 의해 연마선택비가 빠르게 감소하는 등의 공정적용상의 문제점을 안고 있다.
종래의 STI-CMP공정을 도 1을 참조하여 설명하면 다음과 같다.
반도체기판상에 패드산화막(1)을 형성하고 이위에 H2O와 O2의 확산을 방지하기 위하여 패드질화막(2)을 형성한 다음, 사진식각공정을 통해 기판의 소정부분의 필드영역에 트렌치(3)를 형성한다. 이어서 CVD방법을 이용하여 트렌치(3)가 매립되도록 기판 전면에 산화막(4)을 형성한 후, CMP공정에 이해 상기 질화막(3)까지 산화막(4)을 연마하여 소자분리를 행한다.
상기 종래 기술에 있어서는 산화막(4)을 형성한 후, 트렌치 깊이 또는 활성영역의 밀도차이에 의해서 단차가 발생하게 되는데 연마정지막인 질화막(2)까지 연마를 행하게 되면 단차가 낮은 지역의 경우 단차가 높은 지역의 과도 증착된 산화막이 완전히 제거되는 동안 질화막도 연마되어(5) 활성영역에 손상이 가해지거나(6) 활성영역이 연마될 수 있다.
상기의 문제점을 해결하기 위하여 확산방지막으로 사용된 패드질화막(2)의 연마를 억제하기 위하여 슬러리 제조시 연마제나 유기물등의 화학제등을 첨가하고 슬러리의 pH를 중성에 가깝게 유지하여 산화막과 질화막의 연마비 차이를 월등히 향상시킨 슬러리를 이용하여 소자분리공정을 시도하고 있는데, 이 경우 슬러리 제조시 연마제 크기의 제어가 어려워 연마후 도 2에 나타낸 바와 같이 웨이퍼에 스크래치(7)가 발생하는 경우도 있다. 이에 대한 해결 방법으로 슬러리 공급부에 필터를 부착하여 일정 크기 이상의 연마제를 제거하여 스크래치 발생빈도를 감소시키려는 시도가 있지만 필터링에 의해 공정이 복잡해지게 되고, 필터링함으로써 연마속도가 현저히 감소하는등의 안정성 문제가 대두되고 있다. 또한, 연마제 크기를 적정하게 제거한 슬러리의 경우에는 연마선택비가 그리 높지 않은등의 이유로 2회에 걸쳐 연마를 해야 하는 번거로움이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 연마정지막으로 폴리실리콘을 사용하고 CeO2를 연마제로 하는 슬러리로 CMP를 행함으로써 수율과 생산성을 향상시키는 CMP를 이용한 소자분리방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 CMP에 의한 소자분리방법은 반도체기판상에 패드산화막을 형성하는 단계와, 상기 패드산화막위에 연마정지막을 형성하는 단계, 상기 연마정지막과 패드산화막을 선택적으로 식각하여 소자분리영역에 해당하는 기판 부위를 노출시키고, 노출된 이 기판부위를 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 매립되도록 기판 전면에 산화막을 형성하는 단계, 및 CeO2계통의 슬러리를 이용한 CMP에 의해 상기 산화막을 연마정지막이 노출될때까지 연마하여 상기 트렌치내에 매립된 소자분리막을 형성하는 단계를 포함한다.
도 1 및 도 2는 종래의 CMP에 의한 소자분리방법의 문제점을 도시한 도면,
도 3a 및 3b는 본 발명에 의한 CMP에 의한 소자분리방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1.패드산화막 2.연마정지막
3.트렌치 4.산화막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 및 3b에 본 발명에 의한 소자분리방법을 공정순서에 따라 도시하였다.
먼저, 도 3a를 참조하면, 반도체기판상에 패드산화막(1)으로서, 열산화막을 10-500Å정도 성장시키고, 이위에 연마정지막(2)으로 폴리실리콘을 100-3000Å정도 증착한다. 이때, SiH4가스 또는 Si2H6가스를 열분해시켜 LPCVD방법으로 폴리실리콘을 증착시키거나 PH3가스나 POCl3가스를 열분해시켜 도핑된 폴리실리콘을 증착시킨다. 상기 연마정지막(2)으로 폴리실리콘 대신에 Si이 풍부하게 함유된(Si-rich) 산화막이나 Si이 풍부하게 함유된 질화막을 CVD에 의해 증착하여 형성할 수도 있다. 이때, Si이 풍부하게 함유된 산화막은 Si의 몰비가 2이상이고, Si이 풍부하게 함유된 질화막은 Si의 몰비가 4/3이상의 것을 사용하는 것이 바람직하다.
이어서 상기 연마정지막(2)과 패드산화막(1)을 선택적으로 식각하여 소자분리영역에 해당하는 기판 소정부분을 노출시키고, 노출된 이 기판부위를 식각하여 트렌치(3)를 형성한다. 이때, 트렌치는 2000-5000Å 깊이로 형성하는 것이 바람직하다. 이어서 트렌치(3)가 매립되도록 기판 전면에 산화막(4)을 CVD방법으로 4000-10000Å 형성한다.
다음에 도 3b에 나타낸 바와 같이 CeO2계통의 슬러리를 이용한 CMP에 의해 상기 산화막(4)을 연마정지막(2)까지 연마하여 트렌치(3)내에 매립된 소자분리막(4)을 형성한다. 상기 산화막의 연마시 슬러리 사용압력은 1-10psi로 하고, 연마 패드속도는 10-100rpm으로 하는 것이 바람직하다. 상기 산화막의 연마시 사용되는 CeO2계통의 슬러리는 연마제로 콜로이드(colloidal) 또는 퓸드(fumed) 형태를 가진 것을 사용한다. 이 슬러리의 연마제의 농도는 1-30wt%, 연마제 용액의 pH는 2-13이 바람직하다.
상기 공정후, 상기 연마정지막을 완전히 제거한다. 연마정지막은 pH가 1-13의 범위에 있는 용액을 사용하여 제거하는바, 이 용액으로는 HCl, H2SO4, NH4OH, HNO3, HF등을 각각 사용하거나 또는 적절히 섞어서 사용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 STI-CMP공정 적용시 연마정지막으로 폴리실리콘이나 실리콘이 풍부하게 함유된 산화막 또는 질화막을 형성하고 CeO2계통의 슬러리를 사용하여 소자분리를 행함으로써 웨이퍼내 또는 다이내의 평탄도와 불균일도를 월등히 향상시킬 수 있다. 연마정지막으로 폴리실리콘을 사용하게 되면 노광공정이 안정화되어 미세패턴까지도 형성이 가능하다. 또한, 연마정지막을 사용함으로써 CMP공정 마진이 증가하고 매립산화막의 증착두께도 최소화할 수 있다.
Claims (17)
- 반도체기판상에 패드산화막을 형성하는 단계와,상기 패드산화막위에 연마정지막을 형성하는 단계,상기 연마정지막과 패드산화막을 선택적으로 식각하여 소자분리영역에 해당하는 기판 부위를 노출시키고, 노출된 이 기판부위를 식각하여 트렌치를 형성하는 단계,상기 트렌치가 매립되도록 기판 전면에 산화막을 형성하는 단계, 및CeO2계통의 슬러리를 이용한 CMP에 의해 상기 산화막을 연마정지막이 노출될때까지 연마하여 상기 트렌치내에 매립된 소자분리막을 형성하는 단계를 포함하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 패드산화막은 열산화막을 10-500Å정도 성장시켜 형성하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 연마정지막을 100-3000Å 두께로 형성하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 연마정지막으로 폴리실리콘이나 실리콘이 풍부하게 함유된 산화막 또는 질화막을 사용하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제4항에 있어서,상기 폴리실리콘을 SiH4가스 또는 Si2H6가스를 열분해시켜 LPCVD방법으로 증착하거나 PH3가스나 POCl3가스를 열분해시켜 도핑된 폴리실리콘을 증착하여 연마정지막을 형성하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제4항에 있어서,상기 Si이 풍부하게 함유된 산화막이나 질화막을 CVD에 의해 증착하여 연마정지막을 형성하는 것을특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제6항에 있어서,상기 Si이 풍부하게 함유된 산화막은 Si의 몰비가 2이상인 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제6항에 있어서,상기 Si이 풍부하게 함유된 질화막은 Si의 몰비가 4/3이상인 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 트렌치는 2000-5000Å 깊이로 형성하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 산화막은 CVD방법으로 4000-10000Å 형성하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 산화막의 연마시 슬러리 사용압력은 1-10psi로 하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 산화막의 연마시 연마 패드속도는 10-100rpm으로 하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 산화막의 연마시 사용되는 CeO2계통의 슬러리는 연마제로 콜로이드(colloidal) 또는 퓸드(fumed) 형태를 가진 것을 사용하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제13항에 있어서,상기 슬러리의 연마제의 농도는 1-30wt%, 연마제 용액의 pH는 2-13인 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제1항에 있어서,상기 산화막을 연마하는 단계후에 상기 연마정지막을 완전히 제거하는 단계가 더 포함되는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제15항에 있어서,상기 연마정지막은 pH가 1-13의 범위에 있는 용액을 사용하여 제거하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
- 제16항에 있어서,상기 용액은 HCl, H2SO4, NH4OH, HNO3, HF등을 각각 사용하거나 또는 적절히 섞어서 사용하는 것을 특징으로 하는 화학적기계적연마를 이용한 소자분리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025949A KR20010005151A (ko) | 1999-06-30 | 1999-06-30 | 화학적기계적연마를 이용한 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025949A KR20010005151A (ko) | 1999-06-30 | 1999-06-30 | 화학적기계적연마를 이용한 소자분리방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010005151A true KR20010005151A (ko) | 2001-01-15 |
Family
ID=19598001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025949A KR20010005151A (ko) | 1999-06-30 | 1999-06-30 | 화학적기계적연마를 이용한 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010005151A (ko) |
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