KR100835422B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 평탄화한 금속배선을 형성할 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 상기 반도체 기판의 전면에 금속막을 형성하는 단계; 상기 금속막을 포함하는 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 패터닝하여 상기 콘택홀에 대응되는 상기 금속막 상에 연마 정지 패턴을 형성하는 단계; 및 상기 금속막의 전면에 평탄화 공정을 수행하여 상기 콘택홀 내부에 금속배선을 형성하는 단계를 포함하여 이루어진다.
금속막, 평탄화, 디싱, 절연막

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 소자의 금속배선을 개략적으로 나타내는 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 금속배선 형성방법을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 설명>
110 : 제 1 절연막 120 : 금속막
130 : 제 2 절연막 140 : 연마 정지 패턴
본 발명은 반도체 소자의 금속배선에 관한 것으로서, 특히 평탄화한 금속배선을 형성할 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되 고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 도 1에 도시된 바와 같이 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 방법을 통해 절연막(10)에 비아홀(또는 콘택홀)과 트렌치(trench)를 형성한 다음 절연막(10) 상에 구리를 증착한 후 불필요한 구리를 화학적 기계적 연마 공정으로 제거하여 구리 배선을 형성한다.
그러나, 종래의 구리 배선(Cu Metal)을 형성시 화학적 기계적 연마 공정을 통해 평탄화 공정을 진행하더라도 구리 배선의 넓이가 큰 영역에서는 디싱(Dishing)(30)이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 평탄화한 금속배선을 형성할 수 있도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 상기 반도체 기판의 전면에 금속막을 형성하는 단계; 상기 금속막을 포함하는 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 패터닝하여 상기 콘택홀에 대응되는 상기 금속막 상에 연마 정지 패턴을 형성하는 단계; 및 상기 금 속막의 전면에 평탄화 공정을 수행하여 상기 콘택홀 내부에 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 제 2 절연막은 Si3H4인 것을 특징으로 한다.
상기 연마 정지 패턴은 상기 평탄화 공정의 엔드 포인트로 이용되는 것을 특징으로 한다.
상기 연마 정지 패턴은 상기 평탄화 공정에 의해 제거되는 것을 특징으로 한다.
상기 금속막은 구리 재질을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 금속배선 형성방법을 단계적으로 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 도시하지 않은 반도체 기판 상에 제 1 절연막(110)을 형성한 후, 제 1 절연막의 표면이 소정부분 노출되도록 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 공정에 의해 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성한다. 여기서, 포토 및 식각공정을 이용하여 콘택홀과 트렌치를 각각 형성한다. 이때, 콘택홀을 형성한 후 그 인접영역을 선택적으로 제거하여 트렌치를 형성하거나 트렌치를 형성한 후 트렌치 폭보다 좁게 콘택홀을 형성하는 기술이다.
이어, 제 1 절연막(110)을 포함하는 반도체 기판의 전면에 금속막(120)을 증 착한다. 여기서, 금속막(120)은 구리 재질을 포함한다.
이어, 도 2b에 도시된 바와 같이, 금속막(120)을 포함하는 반도체 기판의 전면에 제 2 절연막(130)을 형성한다. 이때, 제 2 절연막(130)은 Si3H4 등의 산화막을 이용될 수 있다.
이어, 도 2c에 도시된 바와 같이, 포토 공정을 통해 제 2 절연막(130)을 패터닝하여 콘택홀에 대응되는 금속막(120) 상에 연마 정지 패턴(140)을 형성한다.
이어, 도 2d에 도시된 바와 같이, 금속막(120) 상에 형성된 연마 정지 패턴(140)을 앤드 포인트로(end point)로 하여 전면에 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 공정을 실시하여 콘택홀의 내부에 금속 배선(120)을 형성한다. 이때, 금속막(120) 상에 형성된 연마 정지 패턴(140)은 화학적 기계 연막 공정에 의해 제거된다.
그리고, 화학적 기계 연막 공정에 의해 유발된 표면결함 및 불순물입자(particle)를 제거하기 위하여 세정공정을 실시한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법은 패터닝 공정을 통해 구리 박막 상에 연마 정지 패턴을 형성함으로써 배선의 넓이가 큰 영역에서의 디싱(Dishing)을 방지할 수 있다.
또한, 본 발명은 디싱 현상을 방지하기 위한 더미 배선을 제거하여 더미 배선에 의한 노이즈 및 기타 혼성신호를 제거할 수 있다.

Claims (5)

  1. 반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 상기 반도체 기판의 전면에 금속막을 형성하는 단계;
    상기 금속막을 포함하는 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 패터닝하여 상기 콘택홀에 대응되는 상기 금속막 상에 연마 정지 패턴을 형성하는 단계; 및
    상기 금속막의 전면에 평탄화 공정을 수행하여 상기 콘택홀 내부에 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 절연막은 Si3H4인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 연마 정지 패턴은 상기 평탄화 공정의 엔드 포인트로 이용되는 것을 특 징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 연마 정지 패턴은 상기 평탄화 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 금속막은 구리 재질을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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