KR100720531B1 - 반도체 소자의 금속배선 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 금속배선과 금속배선간의 잔류물을 원천적으로 제거하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 및 그의 형성방법에 관한 것으로써, 반도체 소자의 금속배선은 반도체 기판상에 형성된 제 1 금속배선과; 상기 제 1 금속배선을 포함한 반도체 기판에 형성된 층간절연막과; 상기 층간절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치에 형성된 금속확산 방지막과; 상기 비아홀 및 트렌치 내부에 상기 금속확산 방지막보다 낮게 채워진 제 2 금속배선과; 상기 층간절연막과 상기 금속확산 방지막 및 상기 제 2 금속배선을 덮도록 형성된 보호막을 포함하여 구성됨을 특징으로 한다.
반도체 소자, 금속배선, 질화실리콘, 잔류물, CMP
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 단면도
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
31 : 반도체 기판 32 : 제 1 구리배선
33 : 질화막 34 : 층간절연막
35 : 제 1 포토레지스트 36 : 비아홀
37 : 제 2 포토레지스트 38 : 트렌치
39 : 금속확산 방지막 40 : 제 2 구리배선
42 : 보호막
본 발명은 반도체 소자의 금속배선에 관한 것으로서, 특히 금속배선과 금속배선간의 잔류물을 원천적으로 제거하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 및 그의 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 상기 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 질화막 (13)을 형성하고, 상기 질화막(13)상에 층간절연막(14)을 형성한다.
여기서, 상기 질화막(13)은 식각 방지막으로 사용되고 상기 층간절연막(14)은 low K 물질로 이루어져 있다.
이어, 상기 층간절연막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(13)을 식각 앤드 포인트로 하여 상기 층간절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(17)을 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(17)를 마스크로 이용하여 상기 층간절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(18)를 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 포토레지스트(17)를 제거하고, 상기 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
이어, 상기 트렌치(18) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN)의 전도성 물질로 금속확산 방지막(19)을 형성한다.
이어, 상기 금속확산 방지막(19)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(20a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 구리 박막(20a)의 전면에 상기 층간절연막(14)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(20a) 및 금속확산 방지막(19)을 선택적으로 연마하여 상기 트렌치(18) 및 비아홀(16)의 내부에 제 2 구리배선(20)을 형성한다.
도 1e에 도시한 바와 같이, CMP 공정 후, 층간절연막(14)상에 질화실리콘(SiN) 캡핑(Capping) 및 유전물질을 증착하여 보호막(22)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, CMP 공정 후 바로 질화실리콘(SiN) 캡핑(Capping) 및 유전물질을 증착하여 보호막(22)을 형성함으로써 제 2 구리배선(20)과 인접한 제 2 구리배선(22) 사이에 발생되는 CMP 잔류물(Residue)이 발생되어 소자의 신뢰도 테스트에서 마이크로 브리지를 형성시켜 소자 불량을 야기시키는 문제점이 있다.
또한, 질화실리콘 캡핑 막의 결합력 문제로 제 2 구리배선이 유전물질 쪽으로 확산되어 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 특성이 나빠지는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 금속배선과 금속배선간의 잔류물을 원천적으로 제거함으로써 하여 소자의 신뢰성을 향상시키도 록 한 반도체 소자의 금속배선 및 그의 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선은 반도체 기판상에 형성된 제 1 금속배선과; 상기 제 1 금속배선을 포함한 반도체 기판에 형성된 층간절연막과; 상기 층간절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치에 형성된 금속확산 방지막과; 상기 비아홀 및 트렌치 내부에 상기 금속확산 방지막보다 낮게 채워진 제 2 금속배선과; 상기 층간절연막과 상기 금속확산 방지막 및 상기 제 2 금속배선을 덮도록 형성된 보호막을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 형성된 제 1 금속배선을 형성하는 단계와; 상기 제 1 금속배선을 포함한 반도체 기판에 층간절연막을 형성하는 단계와; 상기 층간절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치를 형성하는 단계와; 상기 트렌치 및 비아홀이 형성된 상기 층간절연막상에 금속확산 방지막을 형성하는 단계와; 상기 금속확산 방지막상에 제 2 금속막을 형성하는 단계와; CMP 공정을 실시하여 상기 제 2 금속막 및 상기 금속확산 방지막을 선택적으로 연마하여 상기 트렌치 및 비아홀의 내부에 상기 층간절연막보다 낮게 제 2 금속배선을 형성하는 단계와; 식각 공정을 통해 상기 제 2 금속배선의 깊이에 대응되도록 상기 층간절연막을 식각하는 단계와; 상기 식각된 층간절연막과 상기 금속확산 방지막 및 상기 제 2 금속배선을 덮도록 보호막을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 및 그의 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(31)상에 형성된 제 1 구리배선(32)과; 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 형성된 질화막(33)과, 상기 질화막(33)상에 형성된 층간절연막(34)과; 상기 층간절연막(34)을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치에 형성된 금속확산 방지막(39)과; CMP 공정에 의해 상기 비아홀 및 트렌치 내부에 상기 금속확산 방지막(39)보다 30 ~ 50nm 정도 낮게 채워진 제 2 구리배선(40)과, 식각 공정에 의해 30 ~ 50nm 정도 식각된 층간절연막(34)과 상기 금속확산 방지막(39) 및 상기 제 2 구리배선(40) 상에 형성된 보호막(42)을 포함하여 구성됨을 특징으로 한다.
제 2 구리배선(40)은 상기 금속확산 방지막(39)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법에 의해 형성된다.
그리고, 상기 제 2 구리배선(40)은 CMP 공정을 실시하여 상기 제 2 구리배선(40)과 금속확산 방지막(39)을 선택적으로 연마되어 상기 비아홀 및 트렌치의 내부에 상기 금속확산 방지막(39)보다 30 ~ 50nm 정도 낮게 형성된다.
여기서, CMP 공정시에는 구리에 대한 제거율을 상기 층간절연막(34) 또는 상기 금속확산 방지막(39)에 대한 제거율모다 상대적으로 높임으로써 상기 비아홀 및 트렌치의 내부에 형성되는 제 2 구리배선(40)을 금속확산 방지막(39)보다 30 ~ 50nm 정도 낮게 형성할 수 있다.
상기 보호막(42)은 CMP 공정 후, 식각 공정에 의해 30 ~ 50nm 정도 식각된 층간절연막(34)과 상기 금속확산 방지막(39) 및 제 2 구리배선(40) 상에 형성된다.
여기서, 상기 보호막(42)은 식각 공정에 의해 식각된 층간절연막(34)과 상기 금속확산 방지막(39) 및 제 2 구리배선(40) 상에 질화실리콘(SiN) 캡핑(Capping) 및 유전물질이 증착되어 형성된다.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(32)을 형성한다.
이어, 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 질화막(33)을 형성하고, 상기 질화막(33)상에 층간절연막(34)을 형성한다.
여기서, 상기 질화막(33)은 식각 정지막으로 사용되고, 상기 층간절연막(34)은 low K 물질 또는 초저유전상수 물질(ultra low-k : k ＜ 2.5)로 이루어져 있다.
이어, 상기 층간절연막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 질화막(33)을 식각 앤드 포인트로하여 상기 층간절연막(34)을 선택적으로 제거하여 비아홀(36)을 형성한다.
도 3b에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 비아홀(36)을 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트(37)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(37)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(37)를 마스크로 이용하여 상기 층간절연막(34)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(38)를 형성한다.
이어, 상기 제 2 포토레지스트(37)를 제거하고, 상기 비아홀(36)의 하부에 잔류하는 질화막(33)을 에치 오프(etch off)시킨다.
여기서, 상기 질화막(33)을 에치 오프할 때 상기 제 2 포토레지스트(37)를 마스크로 이용하여 에치 오프하거나, 상기 층간절연막(34)을 마스크로 이용하여 에치 오프한다.
도 3c에 도시한 바와 같이, 상기 트렌치(38) 및 비아홀(36)을 포함한 반도체 기판(31)의 전면에 탄탈늄(Ta)/질화 탄탈늄(TaN) 재질의 전도성 물질로 금속확산 방지막(39)을 형성한다.
도 3d에 도시한 바와 같이, 상기 금속확산 방지막(39)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(40a)을 형성한다.
도 3e에 도시한 바와 같이, 상기 제 2 구리 박막(40a)의 전면에 상기 층간절연막(34)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(40a) 및 금속확산 방지막(39)을 선택적으로 연마하여 상기 트렌치(38) 및 비아홀(36)의 내부에 금속확산 방지막(39)보다 30 ~ 50nm 정도 낮게 제 2 구리배선 (40)을 형성한다.
여기서, CMP 공정시에는 구리에 대한 제거율을 상기 층간절연막(34) 또는 상기 금속확산 방지막(39)에 대한 제거율모다 상대적으로 높임으로써 상기 비아홀 및 트렌치의 내부에 형성되는 제 2 구리배선(40)을 금속확산 방지막(39)보다 30 ~ 50nm 정도 낮게 형성할 수 있다.
도 3f에 도시한 바와 같이, CMP 공정 후, 식각 공정을 실시하여 30 ~ 50nm 정도의 층간절연막(34)을 식각한다.
여기서, 층간절연막(34)은 상기 CMP 공정 후 식각 공정에 의해 상기 제 2 구리배선(40)의 높이에 대응되도록 30 ~ 50nm 정도 식각된다.
도 3g에 도시한 바와 같이, 식각 공정에 의해 식각된 층간절연막(34)과 상기 금속확산 방지막(39) 및 제 2 구리배선(40) 상에 질화실리콘(SiN) 캡핑(Capping) 및 유전물질을 증착하여 보호막(42)을 형성한다.
여기서, 상기 보호막(42)은 식각 공정에 의해 식각된 층간절연막(34)과 상기 금속확산 방지막(39) 및 제 2 구리배선(40) 상에 질화실리콘(SiN) 캡핑(Capping) 및 유전물질이 증착되어 형성된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 및 그의 형성방법에 있어서 다음과 같은 효과가 있다.
즉, CMP 공정시 비아홀 및 트렌치 내부에 형성되는 제 2 구리배선을 금속확산 방지막보다 30 ~ 50nm 정도 낮게 형성하고, 제 2 구리배선의 높이에 대응되도록 층간절연막을 식각한 후, 질화실리콘(SiN) 캡핑(Capping) 및 유전물질을 층간절연막 상에 증착하여 보호막을 형성함으로써 제 2 구리배선들 간의 CMP 잔류물을 원천적으로 제거하여 소자의 신뢰도 테스트에서의 마이크로 브리지 현상을 방지할 수 있다.
또한, 금속확산 방지막이 질화실리콘인 보호막(SiN)에 삽입된 형태이므로 구리의 확산에 대한 캡핑 역할도 보강할 수 있으므로 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판상에 형성된 제 1 금속배선과;상기 제 1 금속배선을 포함한 반도체 기판에 형성된 층간절연막과;상기 층간절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치에 형성된 금속확산 방지막과;상기 비아홀 및 트렌치 내부에 형성된 제 2 금속배선과;상기 층간절연막과 상기 금속확산 방지막 및 상기 제 2 금속배선을 덮도록 형성된 보호막을 포함하여 구성되며,상기 제 2 금속배선은 CMP 공정의 서로 다른 제거률에 따라 상기 금속확산 방지막보다 낮도록 형성되고, 상기 층간절연막은 상기 CMP 공정 후 식각 공정에 의해 상기 제 2 금속배선의 높이에 대응되도록 식각되어 형성된 것을 특징으로 하는 반도체 소자의 금속배선.
- 제 1 항에 있어서,상기 제 2 금속배선은 상기 비아홀 및 트렌치 내부에 상기 금속확산 방지막보다 30 ~ 50nm 정도 낮도록 형성됨을 특징으로 하는 반도체 소자의 금속배선.
- 삭제
- 반도체 기판상에 형성된 제 1 금속배선을 형성하는 단계와;상기 제 1 금속배선을 포함한 반도체 기판에 층간절연막을 형성하는 단계와;상기 층간절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치를 형성하는 단계와;상기 트렌치 및 비아홀이 형성된 상기 층간절연막상에 금속확산 방지막을 형성하는 단계와;상기 금속확산 방지막상에 제 2 금속막을 형성하는 단계와;CMP 공정을 실시하여 상기 제 2 금속막 및 상기 금속확산 방지막을 선택적으로 연마하여 상기 트렌치 및 비아홀의 내부에 상기 층간절연막보다 낮게 제 2 금속배선을 형성하는 단계와;식각 공정을 통해 상기 제 2 금속배선의 깊이에 대응되도록 상기 층간절연막을 식각하는 단계와;상기 식각된 층간절연막과 상기 금속확산 방지막 및 상기 제 2 금속배선을 덮도록 보호막을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서,상기 제 2 금속배선은 CMP 공정의 서로 다른 제거률에 따라 상기 비아홀 및 트렌치 내부에 상기 금속확산 방지막보다 30 ~ 50nm 정도 낮도록 형성됨을 특징으로 하는 반도체 소자의 금속배선의 형성방법.
- 제 5 항에 있어서,상기 층간절연막은 상기 CMP 공정 후 식각 공정에 의해 상기 제 2 금속배선의 높이에 대응되도록 식각됨을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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