CN112201620B - 一种金属互连结构的形成方法 - Google Patents

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Abstract

本发明提供的一种金属互连结构的形成方法中，通过先湿法刻蚀形成第一通孔，再干法刻蚀形成第二通孔，且第一通孔和第二通孔连通，第一通孔位于第二通孔上方，由于第一通孔的开口尺寸大于第二通孔的开口尺寸，因此，连通后的第一通孔和第二通孔的整体的深宽度降低，在后续形成金属膜层和保护层时，在顶层金属插塞的表面不会出现保护层残留物，从而避免了保护层残留物对后续封装时的产品良率的影响，还避免了在WAT测试时电性测试设备(探针)的使用寿命的影响。

Description

一种金属互连结构的形成方法
技术领域
本发明涉及半导体的制造工艺领域，特别涉及一种金属互连结构的形成方法。
背景技术
在半导体后段工艺中，可根据不同需要在半导体衬底上设置多层金属互连结构，每层金属互连层包括金属互连线和绝缘层，在绝缘层内形成沟槽和通孔，然后在所述沟槽和通孔内沉积金属，沉积的金属即为金属互连线，一般选用铜或铝作为金属互连线材料。
如图1所示，现有技术中，在形成顶层金属互连层时，很容易在顶层通孔(Top Via)上方出现保护层残留物a，该残留物a不仅影响了产品的良率，还在WAT测试时影响了电性测试设备(探针)的使用寿命。
发明内容
本发明的目的在于提供一种金属互连结构的形成方法，在顶层通孔上形成的顶层金属互连层表面不出现保护层残留物，从而提高后续封装时的产品良率，同时避免该残留物对电性测试设备的使用寿命的影响。
为了解决上述问题，本发明提供了一种金属互连结构的形成方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一开口；
以图形化的所述第一光刻胶层为掩模，通过湿法刻蚀工艺刻蚀部分所述电介质层，以形成第一通孔，所述第一通孔的开口尺寸大于所述第一开口的开口尺寸；
以图形化的所述第一光刻胶层为掩模，干法刻蚀所述电介质层，以形成第二通孔，所述第二通孔暴露出所述底部金属互连结构的表面，所述第二通孔位于所述第一通孔的下方，且所述第一通孔和所述第二通孔连通，所述第二通孔的开口尺寸小于等于所述第一开口的开口尺寸；
去除所述第一光刻胶层；
在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成顶层金属插塞和顶层互连层，从而构成金属互连结构。
可选的，所述第一通孔具有第一斜坡，所述第二通孔具有第二斜坡，且所述第一斜坡较所述第二斜坡平缓。
可选的，所述湿法刻蚀工艺采用氢氟酸溶液。
进一步的，所述第一通孔的深度为所述第二通孔深度的三分之一到二分之一。
可选的，所述第一通孔的开口尺寸为所述第一开口的开口尺寸与所述第一通孔深度之和的1.5-2倍。
进一步的，所述电介质层的材料为二氧化硅。
进一步的，所述干法刻蚀包括等离子体刻蚀工艺。
可选的，所述顶层金属插塞和顶层互连层的形成方法具体包括：
在所述电介质层上，以及所述第一通孔和所述第二通孔上通过沉积工艺形成金属膜层，其中，位于所述第一通孔和所述第二通孔中的金属膜层构成了顶层金属插塞，位于所述电介质层上的金属膜层构成顶层互连层，所述顶层金属插塞与顶层互连层电连接。
进一步的，在形成所述顶层金属插塞和所述顶层互连层之后还包括：
通过沉积工艺在所述金属膜层上形成一至少两层保护层；
在所述保护层上形成图形化的第二光刻胶层，图形化的所述第二光刻胶层具有第二开口，以暴露出所述第一通孔上方的至少两层所述保护层；
以图形化的所述第二光刻胶层为掩模，干法刻蚀所述保护层，以暴露出所述顶层金属插塞；
去除所述第二光刻胶层。
进一步的，通过沉积工艺在所述金属膜层上形成两层保护层，两层所述保护层包括依次形成于所述金属膜层上的SiO2层和SiN层。
与现有技术相比存在以下有益效果：
本发明提供的一种金属互连结构的形成方法中，提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一开口；以图形化的所述第一光刻胶层为掩模，湿法刻蚀部分所述电介质层，以形成第一通孔，所述第一通孔的开口尺寸大于所述第一开口的开口尺寸；以图形化的所述第一光刻胶层为掩模，干法刻蚀所述电介质层，以形成第二通孔，所述第二通孔暴露出所述底部金属互连结构的表面，所述第二通孔位于所述第一通孔的下方，且所述第一通孔和所述第二通孔连通，所述第二通孔的开口尺寸小于等于所述第一开口的开口尺寸；去除所述第一光刻胶层；在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成顶层金属插塞和顶层互连层，从而形成金属互连结构。本发明通过先湿法刻蚀形成第一通孔，再干法刻蚀形成第二通孔，且第一通孔和第二通孔连通，第一通孔位于第二通孔上方，由于第一通孔的开口尺寸大于第二通孔的开口尺寸，因此，连通后的第一通孔和第二通孔的整体的深宽度降低，且第一通孔的开口处的斜坡平缓，在后续形成金属膜层和保护层时，在顶层金属插塞的表面不会出现保护层残留物，从而避免了保护层残留物对后续封装时的产品良率的影响，还避免了在WAT测试时电性测试设备(探针)的使用寿命的影响。
附图说明
图1为一种金属互连结构中存在保护层残留物的示意图；
图2为本发明一实施例的金属互连结构的形成方法的流程示意图；
图3a-3g为本发明一实施例的金属互连结构的形成方法的各步骤的剖面示意图。
附图标记说明：
a-保护层残留物；
100-半导体衬底；110-底部金属互连结构；120-停止层；130-电介质层；
200-光刻胶层；
310-第一通孔；320-第二通孔；
410-金属膜层；421、422-保护层；
500-第二光刻胶层。
具体实施方式
以下将对本发明的一种金属互连结构的形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例的金属互连结构的形成方法的流程示意图。如图2所示，本实施例提供了一种金属互连结构的形成方法，包括以下步骤：
步骤S10：提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一开口；
步骤S20：以图形化的所述第一光刻胶层为掩模，湿法刻蚀部分所述电介质层，以形成第一通孔，所述第一通孔的开口尺寸大于所述第一开口的开口尺寸；
步骤S30：以图形化的所述第一光刻胶层为掩模，干法刻蚀所述电介质层，以形成第二通孔，所述第二通孔暴露出所述底部金属互连结构的表面，所述第二通孔位于所述第一通孔的下方，且所述第一通孔和所述第二通孔连通，所述第二通孔的开口尺寸小于等于所述第一开口的开口尺寸；
步骤S40：去除所述第一光刻胶层；
步骤S50：在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成顶层金属插塞和顶层互连层，从而构成金属互连结构。
下面结合具体实施例和图3a-3g详细说明本发明的金属互连结构的形成方法。
如图3a所示，首先执行步骤S10，提供半导体衬底100，在所述半导体衬底100上依次形成底部金属互连结构110、电介质层130和图形化的第一光刻胶层200，所述第一光刻胶200具有第一开口200a。
其中，所述底部金属互连结构110包括若干层底部金属互连层，若干层所述底部金属互连层沿所述半导体衬底100的厚度方向设置，所述底层金属层较佳的材料为铜，所述电介质层130例如为SiO2层，所述底部金属互连层较佳的材料为铜。
所述衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)衬底、体硅(bulk silicon)衬底、锗衬底、锗硅衬底、磷化铟(InP)衬底、砷化镓(GaAs)衬底或者绝缘体上锗衬底等。
所述半导体衬底100上还形成有器件结构(图中未示出)、底层介质层(图中未示出)和停止层120，所述器件结构位于所述半导体衬底100和底部金属互连结构110之间，所述底部金属互连结构110嵌设在底层介质层中，所述底层介质层暴露出所述底部金属互连结构110最上层的底部金属互连层，所述停止层120位于底层介质层上，且覆盖所述底部金属互连结构110最上层的底部金属互连层。所述停止层120例如是氮化物层，具体例如是氮碳硅层。
需要说明的是，为了简明，本实施例中仅示出了第一光刻胶层200的一个图案，该图案的放大比例较图示中的底部金属互连结构的放大比例大。
如图3b所示，接着执行步骤S20，以图形化的所述第一光刻胶层200为掩模，湿法刻蚀所述电介质层130，以形成第一通孔310，所述第一通孔310的开口尺寸大于所述第一开口200a的开口尺寸。
由于湿法刻蚀工艺的各向同性的特性，在刻蚀过程中，湿法刻蚀在第一光刻胶层200的材料边缘下面产生钻蚀，从而造成第一通孔的开口尺寸较大，且较第一开口200a的开口尺寸大，使得所述第一通孔具有一个较为平缓的第一斜坡。
所述湿法刻蚀工艺采用氢氟酸溶液，具体例如是采用被氟化铵缓冲的稀氢氟酸喷射或浸泡半导体衬底来有选择的去除第一开口200a处的氧化硅材料，而SiO2是无定型材料，当暴露在氢氟酸溶液中时，它的各个方向的腐蚀速率几乎一样，第一通孔的开口尺寸为第一开口200a的开口尺寸与第一通孔深度之和的1.5-2倍。其中，所述第一通孔的深度例如是为第二通孔的三分之一到二分之一。
如图3c所示，接着执行步骤S30，以图形化的所述第一光刻胶层200为掩模，干法刻蚀所述电介质层130，以形成第二通孔320，所述第二通孔320暴露出所述底部金属互连结构110的表面，所述第二通孔320位于所述第一通孔310的下方，且所述第一通孔310和所述第二通孔320连通，所述第二通孔320的开口尺寸小于等于所述第一开口200a的开口尺寸。具体的，以图形化的所述第一光刻胶层200为掩模，通过干法刻蚀工艺依次刻蚀电介质层130、停止层120，并刻蚀停止在所述底部金属互连结构110的表面，以形成第二通孔320，以使得后续形成的顶层金属插塞和底部金属互连结构110可以电性连接。
由于干法刻蚀工艺的各向异性特性，在刻蚀过程中，干法刻蚀在第一光刻胶层200下方的电介质层130，使得第二通孔具有非常好的侧壁剖面控制，以及好的开口尺寸控制，也就是说，所述第二通孔的开口尺寸可以很好的控制在所述第一开口200a的开口尺寸附近，使得所述第二通孔320具有一个较为陡峭的第二斜坡，且第一斜坡较第二斜坡平缓。第一通孔和第二通孔替代料现有技术中一次形成一个斜坡的通孔，其深宽比降低，第一通孔的开口处的斜坡(第一斜坡)使得通孔开口的斜坡降低，在后续形成金属膜层和图形化的保护层时，在第一通孔上形成顶层金属插塞时，不会出现保护层残留物，避免了其对后续封装时的产品良率的影响，还避免了在WAT测试时电性测试设备(探针)的使用寿命的影响。
所述干法刻蚀工艺例如是等离子体刻蚀工艺，所述干法刻蚀工艺采用氟碳化合物化学气体，具体为CF4气体与惰性气体(例如Ar和He)的混合气体。
接着执行步骤S40，去除所述第一光刻胶层。具体的，通过氧气灰化的方式去除所述第一光刻胶层200。
如图3d～3f所示，接着执行步骤S50，在所述电介质层130上形成金属膜层410，所述金属膜层410填充了所述第二通孔320，以及部分的所述第一通孔310，以构成顶层金属插塞和顶层互连层，从而形成金属互连结构。
本步骤包括：
如图3d所示，首先，在所述电介质层130上，以及所述第一通孔310和第二通孔320上通过沉积工艺(例如PVD、CVD等沉积工艺)依次形成阻挡层(图中未示出)和金属膜层410，所述金属膜层410的厚度可以大于所述第二通孔320的深度，以使得所述金属膜层410填充所述第二通孔320，并填充了部分的第一通孔310，所述第一通孔310和所述第二通孔320中的金属膜层410形成顶层金属插塞，所述电介质层130上的金属膜层410形成顶层互连层，所述顶层金属插塞与顶层互连层电连接。所述顶层金属插塞的表面的斜坡较第一斜坡更加的平缓。所述阻挡层例如是TaN(氮化钽)层，所述金属膜层410的材料例如是金属铝。
如图3e所示，接着，通过沉积工艺(例如PVD、CVD等沉积工艺)在所述金属膜层410上形成至少两层保护层，在本实施例中，在所述金属膜层410上形成两层保护层421、422，两层所述保护层421、422包括依次形成于所述金属膜层410上的SiO2层421和SiN层422。
接着，在至少两层所述保护层上形成图形化的第二光刻胶层500，图形化的所述第二光刻胶层500在所述顶层金属插塞的上方具有第二开口，以暴露出所述顶层金属插塞的表面上方的至少两层所述保护层。
接着，以图形化的所述第二光刻胶层500为掩模，通过干法刻蚀工艺刻蚀至少两层所述保护层，此时，由于所述顶层金属插塞的表面的斜坡很平缓，因此，该工艺后，在所述顶层金属插塞的表面不会存在保护层残留物，提高了后续封装时的产品良率，同时在WAT测试时也不会影响探针的使用寿命。
接着，去除所述第二光刻胶层500。
综上所述，本发明提供的一种金属互连结构的形成方法中，通过先湿法刻蚀形成第一通孔，再干法刻蚀形成第二通孔，且第一通孔和第二通孔连通，第一通孔位于第二通孔上方，由于第一通孔的开口尺寸大于第二通孔的开口尺寸，因此，连通后的第一通孔和第二通孔的整体的深宽度降低，在后续形成金属膜层和保护层时，在顶层金属插塞的表面不会出现保护层残留物，从而避免了保护层残留物对后续封装时的产品良率的影响，还避免了在WAT测试时电性测试设备(探针)的使用寿命的影响。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种金属互连结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一开口；
以图形化的所述第一光刻胶层为掩模，湿法刻蚀部分所述电介质层，以形成第一通孔，所述第一通孔的开口尺寸大于所述第一开口的开口尺寸；
以图形化的所述第一光刻胶层为掩模，干法刻蚀所述电介质层，以形成第二通孔，所述第二通孔暴露出所述底部金属互连结构的表面，所述第二通孔位于所述第一通孔的下方，且所述第一通孔和所述第二通孔连通，所述第二通孔的开口尺寸小于等于所述第一开口的开口尺寸；
去除所述第一光刻胶层；
在所述电介质层上形成金属膜层，所述金属膜层填充第二通孔以及部分所述第一通孔，以形成顶层金属插塞和顶层互连层，从而构成金属互连结构；
在所述金属膜层上形成至少两层保护层，并干法刻蚀所述保护层，以暴露出所述顶层金属插塞，其中，所述保护层由下至上依次包括SiO2层和SiN层。
2.如权利要求1所述的形成方法，其特征在于，所述第一通孔具有第一斜坡，所述第二通孔具有第二斜坡，且所述第一斜坡较所述第二斜坡平缓。
3.如权利要求1所述的形成方法，其特征在于，所述湿法刻蚀采用氢氟酸溶液。
4.如权利要求3所述的形成方法，其特征在于，所述第一通孔的深度为所述第二通孔深度的三分之一到二分之一。
5.如权利要求4所述的形成方法，其特征在于，所述第一通孔的开口尺寸为所述第一开口的开口尺寸与所述第一通孔深度之和的1.5-2倍。
6.如权利要求1-5中任一项所述的形成方法，其特征在于，所述电介质层的材料为二氧化硅。
7.如权利要求1-5中任一项所述的形成方法，其特征在于，所述干法刻蚀包括等离子体刻蚀工艺。
8.如权利要求1-5中任一项所述的形成方法，其特征在于，所述顶层金属插塞和顶层互连层的形成方法具体包括：
在所述电介质层上，以及所述第一通孔和所述第二通孔上通过沉积工艺形成金属膜层，其中，位于所述第一通孔和所述第二通孔中的金属膜层构成了顶层金属插塞，位于所述电介质层上的金属膜层构成顶层互连层，所述顶层金属插塞与顶层互连层电连接。
9.如权利要求8所述的形成方法，其特征在于，在形成所述顶层金属插塞和所述顶层互连层之后还包括：
通过沉积工艺在所述金属膜层上形成至少两层保护层；
在所述保护层上形成图形化的第二光刻胶层，图形化的所述第二光刻胶层具有第二开口，以暴露出所述第一通孔上方的至少两层所述保护层；
以图形化的所述第二光刻胶层为掩模，干法刻蚀所述保护层，以暴露出所述顶层金属插塞；
去除所述第二光刻胶层。
10.如权利要求9所述的形成方法，其特征在于，通过沉积工艺在所述金属膜层上形成两层保护层，两层所述保护层包括依次形成于所述金属膜层上的SiO2层和SiN层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115394718B (zh) * 2022-10-26 2023-03-24 合肥晶合集成电路股份有限公司 半导体器件及其制造方法
CN116033749B (zh) * 2023-03-27 2023-06-16 长鑫存储技术有限公司 半导体结构的制备方法、半导体结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW329040B (en) * 1995-03-02 1998-04-01 Taiwan Semiconductor Mfg Co Ltd The method for etching obliquity with un-notch
US6211061B1 (en) * 1999-10-29 2001-04-03 Taiwan Semiconductor Manufactuirng Company Dual damascene process for carbon-based low-K materials
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
US6417093B1 (en) * 2000-10-31 2002-07-09 Lsi Logic Corporation Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing
CN104143528A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104425450A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 过刻蚀率的测试结构及其形成方法、过刻蚀率的测量方法
CN104934409A (zh) * 2014-03-21 2015-09-23 台湾积体电路制造股份有限公司 后道工序互连层上的通孔预填充
CN106711179A (zh) * 2016-12-28 2017-05-24 武汉华星光电技术有限公司 Amoled透明显示器及其制作方法
CN111403333A (zh) * 2020-03-24 2020-07-10 合肥晶合集成电路有限公司 一种半导体结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348239B1 (en) * 2000-04-28 2002-02-19 Simon Fraser University Method for depositing metal and metal oxide films and patterned films
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
KR100552812B1 (ko) * 2003-12-31 2006-02-22 동부아남반도체 주식회사 반도체 소자의 구리 배선 형성 방법
KR100720531B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 및 그의 형성방법
US10559530B2 (en) * 2017-12-27 2020-02-11 International Business Machines Corporation Forming dual metallization interconnect structures in single metallization level

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW329040B (en) * 1995-03-02 1998-04-01 Taiwan Semiconductor Mfg Co Ltd The method for etching obliquity with un-notch
US6211061B1 (en) * 1999-10-29 2001-04-03 Taiwan Semiconductor Manufactuirng Company Dual damascene process for carbon-based low-K materials
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
US6417093B1 (en) * 2000-10-31 2002-07-09 Lsi Logic Corporation Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing
CN104143528A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104425450A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 过刻蚀率的测试结构及其形成方法、过刻蚀率的测量方法
CN104934409A (zh) * 2014-03-21 2015-09-23 台湾积体电路制造股份有限公司 后道工序互连层上的通孔预填充
CN106711179A (zh) * 2016-12-28 2017-05-24 武汉华星光电技术有限公司 Amoled透明显示器及其制作方法
CN111403333A (zh) * 2020-03-24 2020-07-10 合肥晶合集成电路有限公司 一种半导体结构及其制备方法

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