KR100875167B1 - 반도체 소자의 금속배선과 그의 형성방법 - Google Patents

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Abstract

본 발명은 금속 배선의 형성 과정에서 발생되는 불량률을 최소화하여 반도체 소자의 생산 수율을 향상시킬 수 있도록 한 반도체 소자의 금속배선과 그의 형성방법에 관한 것으로, 제 1 금속 배선이 형성된 반도체 기판의 전면에 형성된 층간 절연막; 상기 제 1 금속 배선과의 콘택 영역을 둘러싸도록 상기 층간 절연막의 표면으로부터 소정깊이를 갖고 형성된 제 1 금속 박막; 및 상기 제 1 금속 박막과 상기 제 1 금속 배선에 접속되도록 상기 콘택 영역에 형성된 제 2 금속 박막을 구비한 것을 특징으로 한다.
반도체 소자, 금속 배선, 트렌치, 비아 홀, 금속 박막

Description

반도체 소자의 금속배선과 그의 형성방법{Metal line for semiconductor device and method for forming the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 금속배선 형성 과정에서의 불량률을 최소화함으로써 반도체 소자의 생산 수율을 향상시킬 수 있도록 한 반도체 소자의 금속배선과 그의 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나, 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고있다. 즉, 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 한다. 이러한, 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨 가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄 박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
이러한, 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다. 따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
상기와 같은 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산 원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다. 그러나, 구리는 화학적 기계적 연마 공정에 사용되는 슬러리(slurry)에서 쉽게 산화되어 용해되기 때문에 평탄화시키기 어려운 금속으로 알려져 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 실리콘 질화막(13)을 형성하고, 실리콘 질화막(13) 상에 층간 절연막(14)을 형성한다. 여기서, 질화막(13)은 식각 방지막으로 사용되고, 층간 절연막(14)은 산화막으로 이루어져 있다.
이어, 층간 절연막(14) 상에 제 1 포토 레지스트(15)를 도포한 후, 노광 및 현상 공정으로 제 1 포토 레지스트(15)를 패터닝하여 콘택 영역을 정의한다. 그리고, 패터닝된 제 1 포토 레지스트(15)를 마스크로 이용하여 질화막(13)을 식각 앤드 포인트(etch end point)로 하여 층간 절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 제 1 포토 레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토 레지스트(17)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토 레지스트(17)가 비아홀(16)의 내부에만 남도록 패터닝한다.
도 1c에 도시한 바와 같이, 반도체 기판(11)의 전면에 제 3 포토 레지스트(18)를 도포한 후, 노광 및 현상 공정으로 제 3 포토 레지스트(18)를 패터닝하여 트렌치 영역을 정의한다.
이어, 상기 패터닝된 제 3 포토 레지스트(18)를 마스크로 이용하여 층간 절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(19)를 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2, 제 3 포토 레지스트(17,18)를 제거하고, 층간 절연막(14)을 마스크로 이용하여 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
도 1e에 도시한 바와 같이, 트렌치(19) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(21a)을 형성한다. 여기서, 도면으로 도시되지 않았지만, 트렌치(19) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에는 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 베리어 금속막(barrier metal)막을 형성하고, 베리어 금속막 상에 구리 씨드(Cu seed)층을 형성함으로써 제 2 구리 박막(21a)을 형성하기도 한다.
도 1f에 도시한 바와 같이, 구리 박막(21a)의 전면에 층간 절연막(14)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 제 2 구리 박막(21a) 및 도시되지 않은 베리어 금속막을 선택적으로 연마하여 트렌치(19) 및 비아홀(16)의 내부에 제 2 구리배선(21)을 형성한다.
그러나, 상기와 같은 종래기술에 의한 반도체 소자의 금속배선 형성방법에 있어서는 복수의 비아홀(16) 및 트렌치(19) 형성시 오정렬(Misalign)이 발생하는 등의 문제점이 발생된다. 구체적으로, 도 1a와 같이 복수의 비아홀(16)을 형성하고 도 1c와 같이 복수의 트렌치(19)를 형성하는 과정에서 적어도 하나의 마스크가 오정렬되는 경우 복수의 비아홀(16) 및 트렌치(19)가 콘택 위치와는 어긋난 위치에 형성된다. 이 경우, 도 2에 도시된 바와 같이, 서로 인접한 트렌치(19)들이 접촉(Short)되는 문제 즉, 서로 인접한 제 2 구리배선(21)들이 접촉되거나 제 1 구리배선(12)과는 단락되는 등의 문제가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 금속배선의 형성 과정에서 발생되는 불량률을 최소화하여 반도체 소자의 생산 수율을 향상시킬 수 있도록 한 반도체 소자의 금속배선과 그의 형성방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 제 1 금속 배선이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계; 상기 제 1 금속 배선과의 콘택 영역을 둘러싸도록 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치에 제 1 금속 박막을 형성하는 단계; 상기 콘택 영역과 제 1 금속 박막을 제외한 상기 층간 절연막 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴과 상기 제 1 금속 박막을 마스크로 이용하여 상기 제 1 금속 박막들 사이에 위치하는 상기 콘택 영역에 비아 홀을 형성하는 단계; 상기 비아 홀을 포함한 상기 반도체 기판의 전면에 제 2 금속 박막을 형성하는 단계; 및 CMP 공정을 이용하여 상기 포토 레지스트 패턴과 상기 포토 레지스트 패턴 및 상기 제 1 금속 박막의 위에 형성된 제 2 금속 박막을 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
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상기 제 2 금속 박막의 형성단계는 상기 제 1 금속 박막의 내부면과 상기 제 1 금속 배선의 상부면 일부와 접속되도록 상기 비아 홀에 형성하는 단계를 포함한 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속배선과 그의 형성방법은 트렌치에 형성된 제 1 구리 박막을 마스크로 이용하여, 제 1 구리 박막의 사이에 제 1 구리 배선과 접속되는 제 2 구리 박막을 형성한다. 이와 같이, 본 발명은 금속배선 형성시 오정렬에 따른 불량률을 최소화하여 반도체 소자의 생산 수율을 향상시킬 수 있다.
상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 반도체 소자의 금속배선과 그의 형성방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 금속배선 공정 과정을 설명하기 위한 공정 단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(32)을 형성한다.
이어, 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 실리콘 질화막(33)을 형성하고, 실리콘 질화막(33) 상에 층간 절연막(34)을 형성한다. 여기서, 실리콘 질화막(33)은 식각 방지막으로 사용되고, 층간 절연막(34)은 산화막, FSG 또는 low K 물질로 이루어져 있다.
이어, 층간 절연막(34) 상에 제 1 포토 레지스트(35)를 도포한 후, 노광 및 현상 공정으로 제 1 포토 레지스트(35)를 패터닝하여 트렌치 영역과 콘택 영역을 각각 정의한다. 이때, 트렌치 형성 영역에는 제 1 포토 레지스트(35)가 패터닝 공정에 의해 제거되고, 트렌치 형성 영역을 제외한 영역들과 콘택 영역에는 제 1 포토 레지스트(35)가 패터닝 되어있다. 그리고, 패터닝된 제 1 포토 레지스트(35)를 마스크로 이용하여 층간 절연막(34)을 선택적으로 제거 즉, 트렌치 형성 영역의 층간 절연막(34)을 표면으로부터 소정깊이로 제거하여 소정 깊이로 제 1 트렌치(36)를 형성한다. 여기서, 상기 제 1 트렌치(36)의 하부에 잔류하는 층간 절연막(34)의 두께는 트렌치 공정의 식각 깊이와 반도체 기판 내에 균일도를 고려하여 조절이 가능하다.
이어, 도 3b에 도시한 바와 같이, 제 1 트렌치(36)를 포함한 패터닝된 제 1 포토 레지스트(35)의 전면에 구리 씨드(Cu seed)층을 형성한 후 전기 도금법으로 제 2 구리 박막(41a)을 형성한다. 여기서, 전기 도금법은 안정하고 깨끗한 구리 시드층(seed layer)의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상 증착법(PVD)을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
구체적으로, 제 2 구리 박막(41a)은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상 증착법(MOCVD)이나 전기도금법으로 구리를 증착하여 형성할 수도 있다. 여기서, 금속-유기 화학기상 증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 전기 도금법으로 구리 박막을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
한편, 제 1 트렌치(36)를 포함한 제 1 포토 레지스트(35)의 전면에 전도성 물질로 베리어 금속(barrier metal)막(미도시)을 형성한 다음 구리 씨드(Cu seed)층을 형성하여 제 2 구리 박막(41a)을 구성할 수도 있다. 여기서, 베리어 금속막은 물리기상 증착법이나 화학기상 증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 베리어 금속막은 후에 형성되는 제 2 구리 박막(41a)으로부터의 구리 원자가 층간 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
다음으로, 층간 절연막(34) 상의 제 1 포토 레지스트(35)를 식각 공정 등의 제거 공정을 통해 제거함으로써 제 1 포토 레지스트(35) 및 제 1 포토 레지스트(35) 상에 존재하는 구리 박막을 제거한다. 예를 들어, 리프트 오프법을 이용하여 제 1 트렌치(36)의 내부에만 제 2 구리 박막(41a)이 형성되도록 제 1 포토 레지스트(35)와 함께 제 1 포토 레지스트(35) 상에 존재하는 구리 박막을 제거할 수 있다.
또한, 다른 방법으로 제 2 구리 박막(41a)의 전면에 상기 층간 절연막(34)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(41a) 및 베리어 금속막(미도시)을 선택적으로 연마하여 각각의 트렌치(36) 내부에만 제 2 구리 박막(41a)을 형성할 수 있다.
이어, 도 3c에 도시한 바와 같이, 제 2 구리 박막(41a)을 포함한 층간 절연막(34)의 전면에 제 2 포토 레지스트(37)를 도포한 후, 노광 및 현상 공정으로 상기 제 2 포토 레지스트(37)를 패터닝한다. 이때, 제 2 포토 레지스트(37)는 제 2 구리 박막(41a)들의 상부면과 콘택 영역에 대응하는 부분(42a)이 제거되도록 패터닝된다. 구체적으로, 각 트렌치(36) 내부의 제 2 구리 박막(41a)들 상부면과 제 2 구리 박막(41a)들 사이의 콘택 영역 상부면(42a)에 제 2 포토 레지스트(37)가 제거되고 나머지 영역들에만 제 2 포토 레지스트(37)가 존재하도록 패터닝된다.
이어, 도 3d에 도시된 바와 같이, 패터닝된 제 2 포토 레지스트(37)와 제 2 구리 박막(41a)을 마스크로 이용하여 각 콘택 영역(42a)에 존재하는 층간 절연 막(34)과 실리콘 질화막(33)을 제거함으로써 비아홀(42)을 형성한다.
여기서, 비아홀(42)은 제 2 구리 박막(41a)을 마스크로 이용함으로써 형성되기 때문에 각각의 비아홀(42)은 각각의 제 2 구리 박막(41a) 사이에 형성된다.
이어, 도 3e에 도시된 바와 같이, 제 2 포토 레지스트(37)와 제 2 구리 박막(41a) 및 각 비아홀(42)을 포함한 반도체 기판(31)의 전면에 구리 씨드(Cu seed)층을 형성한 후 전기 도금법으로 제 3 구리 박막(41b)을 형성한다. 여기서, 제 3 구리 박막(41b)은 상술한 바와 같이 화학기상 증착법(CVD) 또는 물리기상 증착법(PVD)을 이용하여 형성될 수도 있다.
한편, 제 2 포토 레지스트(37)와 제 2 구리 박막(41a) 및 각 비아홀(42)을 포함한 반도체 기판(31)의 전면에 전도성 물질로 베리어 금속막(미도시)을 형성한 다음 구리 씨드(Cu seed)층을 형성하여 제 3 구리 박막(41b)을 구성할 수도 있다. 마찬가지로, 베리어 금속막은 물리기상 증착법이나 화학기상 증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성할 수도 있다. 물론, 베리어 금속막은 후에 형성되는 제 3 구리 박막(41b)으로부터의 구리 원자가 층간 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
다음으로, 제 3 구리 박막(41b)의 전면에 층간 절연막(34)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 제 3 구리 박막(41b) 및 베리어 금속막(미도시)을 선택적으로 연마하여 각 비아홀(42) 내부에만 제 3 구리 박막(41b)을 형성한다. 즉, 제 2 구리 박막(41a)과 제 3 구리 박막(41b)으로 이루어진 제 2 구리 배선(41)이 제 1 구리 배선(32)과 전기적으로 연결되도록 형성된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2는 종래 기술에 따른 반도체 소자의 금속배선에서 발생된 문제점을 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 금속배선 공정과정을 설명하기 위한 공정 단면도.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 금속 배선이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 제 1 금속 배선과의 콘택 영역을 둘러싸도록 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치에 제 1 금속 박막을 형성하는 단계;
    상기 콘택 영역과 제 1 금속 박막을 제외한 상기 층간 절연막 상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴과 상기 제 1 금속 박막을 마스크로 이용하여 상기 제 1 금속 박막들 사이에 위치하는 상기 콘택 영역에 비아 홀을 형성하는 단계;
    상기 비아 홀을 포함한 상기 반도체 기판의 전면에 제 2 금속 박막을 형성하는 단계; 및
    CMP 공정을 이용하여 상기 포토 레지스트 패턴과 상기 포토 레지스트 패턴 및 상기 제 1 금속 박막의 위에 형성된 제 2 금속 박막을 제거하여 제 2 금속배선을 형성하는 단계를 포함하여 형성한 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 제 2 금속 박막의 형성단계는
    상기 제 1 금속 박막의 내부면과 상기 제 1 금속 배선의 상부면 일부와 접속되도록 상기 비아 홀에 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 제 1 금속 배선과 상기 제 1 및 제 2 금속 박막은 구리로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 5 항에 있어서,
    상기 층간 절연막은 산화막 또는 FSG로 형성된 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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