KR100859951B1 - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

본 발명에서는 반도체 소자의 금속배선 및 그 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 금속배선은 반도체 기판상에 형성되는 층간 절연막; 상기 층간 절연막에 상기 반도체 기판 표면이 소정부분 노출되도록 형성되는 비아홀 및 그에 인접한 영역에 소정깊이로 형성되는 트렌치; 및 상기 비아홀 및 트렌치의 내부에 구리박막과 백금막이 적층되어 형성되는 금속배선이 포함되어 구성되는 것을 특징으로 한다.
구리배선, 백금막, 폴리머, 트렌치, 비아홀, CMP

Description

반도체 소자의 금속배선 및 그 형성방법{METAL LINE OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 금속배선 및 그 형성방법에 관해 개시된다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부 위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝 커버레이지(step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 형성함으로써 해결할 수 있다.
따라서 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
이러한 금속 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동 시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 상기 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 질화막(13)을 형성하고, 상기 질화막(13)상에 층간 절연막(14)을 형성한다.
여기서, 상기 질화막(13)은 식각 방지막으로 사용되고 상기 층간 절연막(14)은 low K 물질로 이루어져 있다.
이어, 상기 층간 절연막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(13)을 식각 앤드 포인트로 하여 상기 층간 절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(17)을 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(17)를 마스크로 이용하여 상기 층간 절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(18)를 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 포토레지스트(17)를 제거하고, 상기 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
이어, 상기 트렌치(18) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 금속확산 방지막(19)을 형성한다.
이어, 상기 금속확산 방지막(19)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(20a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 구리 박막(20a)의 전면에 상기 층간 절연막(14)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(20a) 및 금속확산 방지막(19)을 선택적으로 연마하여 상기 트렌치(18) 및 비아홀(16)의 내부에 제 2 구리배선(20)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 구리배선을 형성할 때 CMP 공정 후 노출되는 구리배선의 표면이 산화될 가능성이 있고, 비아(Via) 형성 시에 발생할 수 있는 폴리머(polymer)를 제거하기 위해 습식 처리 공정을 사용할 때 구리의 부식(corrosion)이 발생할 수 있어 충분한 폴리머 제거를 하기 어려워 배선의 신뢰성이 저하된다.
본 발명은 배선의 표면이 산화되는 것을 방지함과 동시에 폴리머를 완전히 제거함으로써 배선의 신뢰성 및 수율을 향상시키도록 한 반도체 소자의 금속배선 및 그 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속배선은 반도체 기판상에 형성되는 층간 절연막; 상기 층간 절연막에 상기 반도체 기판 표면이 소정부분 노출되도록 형성되는 비아홀 및 그에 인접한 영역에 소정깊이로 형성되는 트렌치; 및 상기 비아홀 및 트렌치의 내부에 구리박막과 백금막이 적층되어 형성되는 금속배선이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 트렌치를 형성하는 단계; 상기 트렌치 및 비아홀을 포함한 전면에 구리 박막을 형성하는 단계; 상기 구리 박막상에 백금막을 형성하는 단계; 및 상기 백금막과 구리 박막의 전면에 평탄화 공정을 진행하여 상기 트렌치 및 비아홀 내부에 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 및 그 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 트랜지스터(도시되지 않음)이 형성된 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 상기 트랜지스터의 게이트 전극 또는 소오스/드레인 불순물 영역과 연결되는 제 1 구리배선(32)을 형성한다.
이어, 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 질화막(33)을 형성하고, 상기 질화막(33)상에 층간 절연막(34)을 형성한다.
여기서, 상기 질화막(33)은 식각 정지막으로 사용되고, 상기 층간 절연막(34)은 low K 물질 또는 초저유전상수 물질(ultra low-k : k ＜ 2.5)로 이루어져 있다.
이어, 상기 층간 절연막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 질화막(33)을 식각 앤드 포인트로하여 상기 층간 절연막(34)을 선택적으로 제거하여 비아홀(36)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 비아홀(36)을 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트(37)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(37)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(37)를 마스크로 이용하여 상기 층간 절연막(34)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(38)를 형성한다.
도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(37)를 제거하고, 상기 비아홀(36)의 하부에 잔류하는 질화막(33)을 에치 오프(etch off)시킨다.
여기서, 상기 질화막(33)을 에치 오프할 때 상기 제 2 포토레지스트(37)를 마스크로 이용하여 에치 오프하거나, 상기 층간 절연막(34)을 마스크로 이용하여 에치 오프한다.
도 2d에 도시한 바와 같이, 상기 트렌치(38) 및 비아홀(36)을 포함한 반도체 기판(31)의 전면에 전도성 물질로 금속확산 방지막(39)을 형성한다.
여기서, 상기 금속확산 방지막(39)은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 상기 금속확산 방지막(39)은 후에 형성되는 구리 박막으로부터의 구리 원자가 층간 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
이어, 상기 금속확산 방지막(39)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(40)을 형성한다.
여기서, 상기 제 2 구리 박막(40)은 상기 트렌치(38)의 상부 표면보다 낮은 높이로 형성된다.
상기 전기도금법은 안정하고 깨끗한 구리 시드층(seed layer)의 증착이 필수 적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
여기서, 상기 금속-유기 화학기상증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 상기 전기도금법으로 구리 박막을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
도 2e에 도시한 바와 같이, 상기 제 2 구리 박막(40)상에 백금(Pt)막(41)을 형성한다.
여기서, 상기 제 2 구리 박막(40)을 단독으로 도금하지 않고 1차 구리도금 위에 백금막(41)을 도금하여 CMP 이후 표면에 백금을 드러나게 한다. 상기 백금막(41)은 금속 중에서 가장 노블 포텐셜(noble potential)을 가지고 있기 때문에 산화막이 생기지 않고 폴리머를 제거하기 위한 습식 처리 공정을 하더라도 부식이 생기지 않는다.
도 2f에 도시한 바와 같이, 상기 백금막(41)의 전면에 상기 층간 절연막(34)의 상부 표면을 타켓으로 하여 CMP 공정을 실시하여 상기 백금막(41), 제 2 구리 박막(40) 및 금속확산 방지막(39)을 선택적으로 연마하여 상기 트렌치(38) 및 비아홀(36)의 내부에 제 2 구리배선(50)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 및 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 금속배선으로 구리 박막을 단독으로 도금하지 않고 1차 구리도금 위에 백금막을 도금하여 CMP 공정 후 표면에 백금이 드러나도록 함으로써 금속배선의 표면이 산화되는 것을 방지하여 배선의 신뢰성을 향상시킬 수 있다.
둘째, 비아홀이나 트렌치를 형성하는 등의 식각 공정시 발생한 폴리머를 습식 식각으로 강하게 제거하더라도 구리의 부식을 방지할 수 있어 배선의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막에 상기 반도체 기판 표면이 노출되도록 형성되는 비아홀 및 상기 층간 절연막의 상기 비아홀 상에 형성된 트렌치;
    상기 비아홀 및 트렌치의 내부에 형성된 금속확산방지막; 및
    상기 금속확산방지막을 포함하는 상기 비아홀 및 트렌치의 내부에서, 상기 트렌치의 상부 표면보다 낮은 높이로 상기 비아홀을 채우며 상기 트렌치 내부의 상기 금속확산방지막 상에 형성된 구리박막과, 상기 구리박막이 형성된 상기 트렌치 내부에 채워진 백금막의 적층으로 형성된 금속배선을 포함하는 반도체 소자의 금속배선.
  2. 제 1항에 있어서,
    상기 금속배선은 상기 백금막의 표면이 노출되는 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 반도체 기판의 표면이 노출되도록 상기 층간 절연막에 비아홀 및 트렌치를 형성하는 단계;
    상기 트렌치 및 비아홀을 포함하는 상기 층간 절연막의 전면에 구리 박막을 형성하는 단계;
    상기 구리 박막상에 백금막을 형성하는 단계; 및
    상기 백금막과 구리 박막의 전면에 평탄화 공정을 진행하여 상기 트렌치 및 비아홀 내부에 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3항에 있어서,
    상기 백금막은 상기 구리 박막상에 도금하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 3항에 있어서,
    상기 트렌치 및 비아홀을 포함하는 상기 층간 절연막의 전면에 형성된 구리 박막에 있어서,
    상기 비아홀 상부의 상기 트렌치에 형성된 상기 구리박막은 상기 트렌치의 상부 표면보다 낮게 형성되는 반도체 소자의 금속배선 형성방법.
  6. 제 3항에 있어서,
    상기 구리 박막을 형성하기 전에 금속확산 방지막을 형성하는 단계가 더 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 6항에 있어서,
    상기 금속확산 방지막은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX 및 TiAl(N) 중 어느 하나를 10 내지 1000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 3항에 있어서,
    상기 구리 박막은 금속-유기 화학기상증착법으로 증착하여 형성하는 것을 특 징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 8항에 있어서,
    상기 금속-유기 화학기상증착법은 증착 온도를 50 내지 300℃로 하고, (hfac)CuTMVS가 포함된 그 혼합체, (hfac)CuVTMOS가 포함된 그 혼합체, (hfac)CuPENTENE가 포함된 그 혼합체 중 어느 하나를 전구체(precursor)로 5 내지 100sccm(standard cubic centimeter per minute) 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 3항에 있어서,
    상기 구리 박막은 전기도금법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 10항에 있어서,
    상기 전기도금법은 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010076493A (ko) * 2000-01-26 2001-08-16 윤종용 다마신 공정으로 형성된 반도체 소자의 배선구조
KR20020090439A (ko) * 2001-05-25 2002-12-05 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성방법

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