KR100842668B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100842668B1
KR100842668B1 KR1020060134212A KR20060134212A KR100842668B1 KR 100842668 B1 KR100842668 B1 KR 100842668B1 KR 1020060134212 A KR1020060134212 A KR 1020060134212A KR 20060134212 A KR20060134212 A KR 20060134212A KR 100842668 B1 KR100842668 B1 KR 100842668B1
Authority
KR
South Korea
Prior art keywords
forming
via hole
film
photoresist
metal
Prior art date
Application number
KR1020060134212A
Other languages
English (en)
Inventor
허용수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060134212A priority Critical patent/KR100842668B1/ko
Application granted granted Critical
Publication of KR100842668B1 publication Critical patent/KR100842668B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함한 반도체 기판상에 질화막을 형성하는 단계; 상기 질화막상에 층간 절연막을 형성하는 단계; 상기 층간 절연막상에 포토레지스트를 도포하고 패터닝하여 콘택 영역을 정의하는 단계; 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 포토레지스트를 제거하고 상기 비아홀에 세정수를 분사하여 내부에 잔류하는 이물질을 제거하는 단계; 상기 비아홀 하부의 질화막을 선택적으로 제거하는 단계; 및 상기 비아홀 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
듀얼 다마신, 층간 절연막, 세정수, 파티클, 포토레지스트

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FABRICATING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 금속배선 형성방법에 관해 개시된다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부 위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동 시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 상기 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 질화막(13)을 형성하고, 상기 질화막(13)상에 층간 절연막(14)을 형성한다.
여기서, 상기 질화막(13)은 식각 방지막으로 사용되고 상기 층간 절연막(14)은 FSG 물질로 이루어져 있다.
이어, 상기 층간 절연막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(13)을 식각 앤드 포인트로 하여 상기 층간 절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(17)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(17)를 마스크로 이용하여 상기 층간 절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(18)를 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 포토레지스트(17)를 제거하고, 상기 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
이어서, 상기 트렌치(18) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 베리어 금속(barrier metal)막으로 사용되는 Ta/TaN막(19)을 형성한다.
이어, 상기 Ta/TaN막(19)상에 구리 씨드(Cu seed)층을 형성한 후 ECP(Electronic Cu Plating)을 진행하여 제 2 구리 박막(20a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 구리 박막(20a)의 전면에 상기 층간 절연막(14)의 상부 표면을 타겟으로 CMP 공정을 실시하여 상기 제 2 구리 박막(20a) 및 Ta/TaN막(19)을 선택적으로 연마하여 상기 트렌치(18) 및 비아홀(16)의 내부에 제 2 구리배선(20)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 문제점이 있었다.
즉, 비아홀 및 트렌치 구조를 갖는 듀얼 다마신을 형성할 때 내부에 마스크로 사용된 포토레지스트 잔류물(residue) 또는 파티클(particle)이 존재하여 베리 어 금속의 생성시 방해 물질로 작용하여 베리어 금속의 증착이 불량하게 되며, 이로 인하여 구리 씨드층의 증착이 되지 원활하게 이루어지지 않아 ECP가 진행됨에 따라 구리(Cu)가 성장하지 못하고 매립 불량 현상이 발생하여 배선의 신뢰성이 떨어진다.
본 발명은 포토레지스트의 잔류물 또는 파티클을 완전히 제거하여 베리어 금속의 증착을 양호하게 형성함으로써 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함한 반도체 기판상에 질화막을 형성하는 단계; 상기 질화막상에 층간 절연막을 형성하는 단계; 상기 층간 절연막상에 포토레지스트를 도포하고 패터닝하여 콘택 영역을 정의하는 단계; 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 포토레지스트를 제거하고 상기 비아홀에 세정수를 분사하여 내부에 잔류하는 이물질을 제거하는 단계; 상기 비아홀 하부의 질화막을 선택적으로 제거하는 단계; 및 상기 비아홀 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(32)을 형성한다.
이어, 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 질화막(33)을 형성하고, 상기 질화막(33)상에 층간 절연막(34)을 형성한다.
여기서, 상기 질화막(33)은 식각 정지막으로 사용되고, 상기 층간 절연막(34)은 FSG로 이루어져 있다.
이어, 상기 층간 절연막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 질화막(33)을 식각 앤드 포인트로하여 상기 층간 절연막(34)을 선택적으로 제거하여 비아홀(36)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 비아홀(36)을 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트(37)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(37)를 패터닝하여 트렌치 영역을 정의한다.
이어, 상기 패터닝된 제 2 포토레지스트(37)를 마스크로 이용하여 상기 층간 절연막(34)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(38)를 형성한다.
여기서, 상기 트렌치(38)는 상기 비아홀(36)과 대응되고, 상기 비아홀(36)보다 넓은 폭을 갖고 형성된다.
도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(37)를 제거하고, 상기 트렌치(38) 및 상기 비아홀(36) 내부에 잔류하는 포토레지스트의 잔류물 및 파티클을 제거한다.
이때 상기 포토레지스트의 잔류물 및 파티클의 제거하는 방법은 상기 트렌치(38) 및 비아홀(36)에 고압력 스핀 노즐(high pressure spin nozzle)(100)을 이용하여 DI와 같은 세정수를 분사하여 제거한다.
한편, 상기 세정수를 이용하여 포토레지스트의 잔류물 및 파티클을 제거할 때 하부의 제 1 구리배선(32)은 질화막(33)에 의해 덮여져 있기 때문에 구리 부식 등은 방지할 수 있다.
도 2d에 도시한 바와 같이, 상기 비아홀(36)의 하부에 잔류하는 질화막(33)을 에치 오프(etch off)시킨다.
여기서, 상기 질화막(33)을 에치 오프할 때 상기 제 2 포토레지스트(37)를 마스크로 이용하여 에치 오프하거나, 상기 층간 절연막(34)을 마스크로 이용하여 에치 오프한다.
그리고 상기 반도체 기판(31)에 수분을 포함한 불순물을 제거하기 위해 디개스 처리를 실시한다.
여기서, 상기 디개스 처리는 박막 증착장비 내의 디개스(degas) 챔버를 이용하여 350~500℃에서 20~100초 동안 열처리하여 실시한다.
도 2e에 도시한 바와 같이, 상기 트렌치(38) 및 비아홀(36)을 포함한 반도체 기판(31)의 전면에 Ta/TaN막 또는 TiN막, TiSiN 등의 베리어 금속막(39)을 형성한다.
이어서, 상기 베리어 금속막(390)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(40a)을 형성한다.
상기 전기도금법은 안정하고 깨끗한 구리 씨드층(seed layer)의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 씨층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막은 구리 씨드층을 형성한 후에 진공파괴 없이 구리 씨드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
여기서, 상기 금속-유기 화학기상증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 상기 전기도금법으로 구리 박막을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
도 2f에 도시한 바와 같이, 상기 제 2 구리 박막(40a)의 전면에 상기 층간 절연막(34)의 상부 표면을 타겟으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(40a) 및 베리어 금속막(39)을 선택적으로 연마하여 상기 트렌치(38) 및 비아홀(36)의 내부에 제 2 구리배선(41)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 듀얼 다마신 구조를 갖는 트렌치 및 비아홀을 형성한 후 내부에 잔류하는 포토레지스트 잔류물 및 파티클을 DI와 같은 세정수를 분사하여 제거한 후 베리어 금속막 및 구리막을 형성함으로써 배선의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선을 포함한 반도체 기판상에 질화막을 형성하는 단계;
    상기 질화막상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 포토레지스트를 도포하고 패터닝하여 콘택 영역을 정의하는 단계;
    상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;
    상기 포토레지스트를 제거하고 고압력 스핀 노즐을 이용하여 상기 비아홀에 세정수를 분사함으로써 상기 비아홀 내부에 잔류하는 이물질을 제거하는 단계;
    상기 비아홀 하부의 질화막을 선택적으로 제거하는 단계; 및
    상기 비아홀 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 제 2 금속배선은 상기 비아홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 구리 씨드층을 형성한 후 ECP를 진행하여 구리박막을 형성하는 단계와, 상기 층간 절연막의 상부 표면을 타겟으로 상기 구리박막과 베리어 금속막을 연마하여 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1항에 있어서,
    상기 세정수는 DI를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 삭제
  5. 제 1항에 있어서, 상기 비아홀에 대응되고 더 넓은 폭을 갖도록 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치를 형성하는 단계를 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020060134212A 2006-12-26 2006-12-26 반도체 소자의 금속배선 형성방법 KR100842668B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134212A KR100842668B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134212A KR100842668B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR100842668B1 true KR100842668B1 (ko) 2008-06-30

Family

ID=39772834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134212A KR100842668B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100842668B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164569A (ja) * 1998-11-25 2000-06-16 Nec Corp 半導体装置の製造方法
KR20060017871A (ko) * 2003-06-13 2006-02-27 어플라이드 머티어리얼스, 인코포레이티드 구리 금속배선을 위한 통합식 질화탄탈 원자층 증착 방법및 이를 위한 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164569A (ja) * 1998-11-25 2000-06-16 Nec Corp 半導体装置の製造方法
KR20060017871A (ko) * 2003-06-13 2006-02-27 어플라이드 머티어리얼스, 인코포레이티드 구리 금속배선을 위한 통합식 질화탄탈 원자층 증착 방법및 이를 위한 장치

Similar Documents

Publication Publication Date Title
KR100720531B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
US6303498B1 (en) Method for preventing seed layer oxidation for high aspect gap fill
KR100640979B1 (ko) 반도체 소자의 금속배선 형성방법
KR100710201B1 (ko) 반도체 소자의 금속배선 형성방법
KR100672726B1 (ko) 반도체 소자의 금속배선 형성방법
KR100667905B1 (ko) 반도체 소자의 구리 금속배선 형성방법
KR100842668B1 (ko) 반도체 소자의 금속배선 형성방법
KR100875167B1 (ko) 반도체 소자의 금속배선과 그의 형성방법
KR20060073189A (ko) 반도체 소자의 구리배선 형성방법
KR100685899B1 (ko) 반도체 소자의 금속배선 형성방법
KR100672724B1 (ko) 반도체 소자의 금속배선 형성방법
KR100628213B1 (ko) 반도체 소자의 금속배선 형성방법
KR100859951B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR101132700B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100628215B1 (ko) 반도체 소자의 금속배선 형성방법
KR20100011799A (ko) 반도체 소자의 제조방법
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100467495B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
KR100660344B1 (ko) 반도체 소자의 금속배선 형성방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100628227B1 (ko) 반도체 소자의 배선 형성방법
KR20060077745A (ko) 반도체 소자의 금속배선 형성방법
KR20050068868A (ko) 반도체 소자의 금속배선 형성 방법
KR100617047B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee