KR20060077745A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판의 전면에 유전체막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 유전체막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 비아홀을 형성하는 단계와, 상기 트랜치 및 비아홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 금속막을 증착하는 단계와, 상기 금속막의 전면에 평탄화 공정을 실시하여 상기 트랜치 및 비아홀의 내부에 금속배선을 형성하는 단계와, 상기 금속배선이 형성된 반도체 기판에 에너지 빔을 조사하여 상기 반도체 기판상의 금속 잔류물을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
구리배선, 에너지 빔, 슬러리, CMP

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
21 : 반도체 기판 22 : 유전체막
23 : 트랜치 및 비아홀 24 : 베리어 금속막
25a : 구리 박막 25 : 구리배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐 만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이 그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
그러나, 구리는 화학적 기계적 연마 공정에 사용되는 슬러리(slurry)에서 쉽게 산화되어 용해되기 때문에 평탄화시키기 어려운 금속으로 알려져 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 유전체막(12)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 유전체막(12)을 선택적으로 제거하여 듀얼 다마신 공정을 진행하여 트랜치 및 비아홀(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 트랜치 및 비아홀(13)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 베리어 금속막(barrier metal)막(14)을 형성한다.
이어, 상기 베리어 금속막(14)상에 구리 박막(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 구리 박막(15)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치 및 비아홀(13)의 내부에 구리배선(16)을 형성한다.
이때, 상기 구리박막(15)의 CMP는 절연막 증착과 배선 형성 공정을 통하여 형성된 배선 부분에 도금법으로 과도하게 채워진 구리박막을 제거하여 구리배선(16)을 형성하는데 사용된다.
한편, 상기 구리박막(15)의 CMP는 공정 특성상 구리박막 뿐만 아니라, 베리어 금속막(14)으로서 사용되는 탄탈륨(Ta), 절연막인 유전체막(12)도 동시에 연마하여야 한다.
그러나, 한 가지 슬러리를 사용해서는 구리박막과 베리어 금속막(14) 및 유전체막(12)을 모두 균일하게 연마할 수가 없다.
따라서, 막질에 대한 선택비가 다른 슬러리를 사용하여, 두 번 이상의 CMP를 행함으로써 원하는 평탄도를 얻는 방법을 택하고 있다.
먼저 배선 재료인 구리 연마율이 높고, 구리박막과 베리어 금속막인 탄탈륨막 사이의 선택비가 높은 슬러리를 사용하여, 배선 위에 과도하게 증착된 구리박막을 제거시킨다.
이 때 두 슬러리의 혼합비 틀어지면 슬러리 잔류물(A)이 발생하여 소자의 수율에 악영향을 줄 수 있다. 또한 소자의 성능 및 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 평탄화 공정 후에 발생하는 구리의 잔류물 및 여러 물질의 혼합체를 완전하게 제거함으로써 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판의 전면에 유전체막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 유전체막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 비아홀을 형성하는 단계와, 상기 트랜치 및 비아홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 금속막을 증착하는 단계와, 상기 금속막의 전면에 평탄화 공정을 실시하여 상기 트랜치 및 비아홀의 내부에 금속배선을 형성하는 단계와, 상기 금속배선이 형성된 반도체 기판에 에너지 빔을 조사하여 상기 반도체 기판상의 금속 잔류물을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 유전체막(22)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 유전체막(22)을 선택적으로 제거하여 듀얼 다마신 공정을 진행하여 트랜치 및 비아홀(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 트랜치 및 비아홀(23)을 포함한 반도체 기판(21)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 베리어 금속막(barrier metal)막(24)을 형성한다.
여기서, 상기 베리어 금속막(24)은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 상기 베리어 금속막(24)은 후에 형성되는 구리 박막으로부터의 구리 원자가 유전체막(22)으로 확산하는 것을 방지하는 역할을 한다.
이어, 상기 베리어 금속막(24)상에 구리박막(25a)을 형성한다.
여기서, 상기 구리 박막(25a)을 형성하는 방법은 전기도금법을 이용하고 있는데, 상기 전기도금법은 안정하고 깨끗한 구리 시드층(seed layer)의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막(25a)은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
여기서, 상기 금속-유기 화학기상증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 상기 전기도금법으로 구리 박막(25a)을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
한편, 본 발명의 실시예에서는 구리박막을 하나의 실시예로 설명하고 있지만, W, TiN, Ti, Al 또는 이들이 합금된 금속막을 사용할 수 있다.
도 2c에 도시한 바와 같이, 상기 구리박막(25a)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치 및 비아홀(23)의 내부에 구리배선(25)을 형성한다.
이때, 상기 구리박막(25a)의 CMP는 절연막 증착과 배선 형성 공정을 통하여 형성된 배선 부분에 도금법으로 과도하게 채워진 구리박막을 제거하여 구리배선(25)을 형성하는데 사용된다.
한편, 상기 구리박막(25a)의 CMP는 공정 특성상 구리박막 뿐만 아니라, 베리어 금속막(24)으로서 사용되는 탄탈륨(Ta), 절연막인 유전체막(22)도 동시에 연마하여야 한다.
그러나, 한 가지 슬러리를 사용해서는 구리박막과 베리어 금속막(24) 및 유전체막(22)을 모두 균일하게 연마할 수가 없다.
따라서, 막질에 대한 선택비가 다른 슬러리를 사용하여, 두 번 이상의 CMP를 행함으로써 원하는 평탄도를 얻는 방법을 택하고 있다.
먼저, 배선 재료인 구리 연마율이 높고, 구리박막과 베리어 금속막인 탄탈륨막 사이의 선택비가 높은 슬러리를 사용하여, 배선 위에 과도하게 증착된 구리박막을 제거시킨다.
이 때 두 슬러리의 혼합비 틀어지면 슬러리 잔류물(A)이 발생한다.
도 2d에 도시한 바와 같이, 상기 구리배선(25)이 형성된 반도체 기판(21)의 전면에 에너지 빔(energy beam)을 조사하여 상기 슬러리 잔류물(A)을 제거한다.
따라서 본 발명은 에너지 빔을 이용하여 슬러리 잔류물(A)을 제거함으로써 구리배선(25)을 형성할 때 구리의 잔류물이 발생하지 않는 깨끗한 표면(surface)을 얻을 수가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, CMP 공정을 통하여 구리배선을 형성한 후 전면에 에너지 빔을 조사하여 슬러리 잔류물을 제거함으로써 구리 잔류물을 완전하게 제거할 수 있기 때문에 배 선간의 브릿지 현상을 방지하여 배선의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판의 전면에 유전체막을 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 유전체막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 비아홀을 형성하는 단계;
    상기 트랜치 및 비아홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막상에 금속막을 증착하는 단계;
    상기 금속막의 전면에 평탄화 공정을 실시하여 상기 트랜치 및 비아홀의 내부에 금속배선을 형성하는 단계;
    상기 금속배선이 형성된 반도체 기판에 에너지 빔을 조사하여 상기 반도체 기판상의 금속 잔류물을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 베리어 금속막은 TiN, Ta, TaN, WNX, TiAl 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 금속막은 W, TiN, Ti, Al, Cu 및 이들의 합금 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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