KR100672724B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 층간 절연막의 표면에 형성된 불소 성분을 제거하여 금속확산 방지막과 층간 절연막의 결합력을 향상시켜 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판에 식각 스톱층 및 층간 절연막을 차례로 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치를 형성하는 단계와, 상기 비아홀의 내부에 노출된 상기 식각 스톱층을 선택적으로 제거하여 상기 제 1 금속배선의 표면을 노출시키는 단계와, 상기 트렌치 및 비아홀을 포함한 반도체 기판의 전면에 산화막을 형성하는 단계와, 상기 반도체 기판에 디개스 처리를 실시하는 단계와, 상기 산화막을 제거하는 단계와, 상기 트렌치 및 비아홀의 내부에 금속확산 방지막 및 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
구리배선, 스퍼터 식각, 불소, 층간 절연막, 산화막
Description
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
31 : 반도체 기판 32 : 제 1 구리배선
33 : 질화막 34 : 층간 절연막
35 : 제 1 포토레지스트 36 : 비아홀
37 : 제 2 포토레지스트 38 : 트렌치
39 : 산화막 40 : 금속확산 방지막
41 : 제 2 구리배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자의 특성을 향 상시키어 수율을 증가시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입 시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 상기 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 질화막(13)을 형성하고, 상기 질화막(13)상에 층간 절연막(14)을 형성한다.
여기서, 상기 질화막(13)은 식각 방지막으로 사용되고 상기 층간 절연막(14)은 FSG 물질로 이루어져 있다.
이어, 상기 층간 절연막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(13)을 식각 앤드 포인트로 하여 상기 층간 절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(17)을 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(17)를 마스크로 이용하여 상기 층간 절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(18)를 형성한다.
도 1c에 도시한 바와 같이, 상기 제 2 포토레지스트(17)를 제거하고, 상기 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
이어, 상기 질화막(13)이 제거된 반도체 기판(11)에 디개스(degas) 처리를 실시한다.
그리고 상기 디개스 공정이 왼료된 상기 트렌치(18) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 금속확산 방지막(19)을 형성한다.
이어, 상기 금속확산 방지막(19)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(20a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 구리 박막(20a)의 전면에 상기 층간 절연막(14)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(20a) 및 금속확산 방지막(19)을 선택적으로 연마하여 상기 트렌치(18) 및 비아홀(16)의 내부에 제 2 구리배선(20)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 디개스 공정 중에 층간 절연막에서 불소(F)가 배출되어 불소기가 표면에 노출되어 있기 때문에 금속확산 방지막을 형성할 때 층간 절연막과 결합력이 좋지 않고 열적으로 불안하기 때문에 소자의 신뢰성에 문제를 야기하게 된다.
둘째, 층간 절연막과 금속확산 방지막의 결합력이 불량하여 트렌치 및 비아홀을 포함한 전면에 구리 박막을 형성할 때 비아홀의 내부에서 구리 박막이 채워지지 않아 보이드가 발생하여 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 층간 절연막의 표면에 형성된 불소 성분을 제거하여 금속확산 방지막과 층간 절연막의 결합력을 향상시켜 소자의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판에 식각 스톱층 및 층간 절연막을 차례로 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치를 형성하는 단계와, 상기 비아홀의 내부에 노출된 상기 식각 스톱층을 선택적으로 제거하여 상기 제 1 금속배선의 표면을 노출시키는 단계와, 상기 트렌치 및 비아홀을 포함한 반도체 기판의 전면에 산화막을 형성하는 단계와, 상기 반도체 기판에 디개스 처리를 실시하는 단계와, 상기 산화막을 제거하는 단계와, 상기 트렌치 및 비아홀의 내부에 금속확산 방지막 및 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(32)을 형성한다.
이어, 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 질화막(33)을 형성하고, 상기 질화막(33)상에 층간 절연막(34)을 형성한다.
여기서, 상기 질화막(33)은 식각 정지막으로 사용되고, 상기 층간 절연막(34)은 FSG로 이루어져 있다.
이어, 상기 층간 절연막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 질화막(33)을 식각 앤드 포인트로하여 상기 층간 절연막(34)을 선택적으로 제거하여 비아홀(36)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 비아홀(36)을 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트(37)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(37)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(37)를 마스크로 이용하여 상기 층간 절연막(34)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(38)를 형성한다.
도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(37)를 제거하고, 상기 비아홀(36)의 하부에 잔류하는 질화막(33)을 에치 오프(etch off)시킨다.
여기서, 상기 질화막(33)을 에치 오프할 때 상기 제 2 포토레지스트(37)를 마스크로 이용하여 에치 오프하거나, 상기 층간 절연막(34)을 마스크로 이용하여 에치 오프한다.
이어, 상기 반도체 기판(31)의 전면에 산화막(39)을 10 ~ 30Å의 두께로 형 성한다.
그리고 상기 산화막(39)이 형성된 반도체 기판(31)에 수분을 포함한 불순물을 제거하기 위해 디개스 처리를 실시한다.
여기서, 상기 디개스 처리는 박막 증착장비 내의 디개스(degas) 챔버를 이용하여 350~500℃에서 20~100초 동안 열처리하여 실시한다.
도 2d에 도시한 바와 같이, 상기 산화막(39)이 형성된 상태에서 디개스 처리를 실시한 후 상기 산화막(39)을 고진공인 상태에서 스퍼터 식각으로 제거한다.
보다 구체적으로 설명하면, 상기 산화막(39)은 Ar 또는 NH3을 스퍼터 챔버 안으로 유입시켜 0.1 ~ 3mtorr의 가스 압력, 40 내지 600V의 DC바이어스와 100 내지 700W의 RF전원의 조건에서 제거된다.
따라서 상기 비아홀(36) 하부의 질화막(33)을 에치 오프한 후, 디개스 처리를 하기 전에 반도체 기판(31)에 10 ~ 30Å의 두께로 형성된 산화막(39)을 형성하고, 상기 산화막(39)을 스퍼터 식각을 통해 제거하고 이후 공정을 진행한다.
한편, 상기 스퍼터 식각을 통해 산화막(39)을 제거할 때 상기 층간 절연막(34)의 표면에 존재하는 불소성분이나 카본 성분 등이 함께 제거된다.
도 2e에 도시한 바와 같이, 상기 트렌치(38) 및 비아홀(36)을 포함한 반도체 기판(31)의 전면에 전도성 물질로 금속확산 방지막(40)을 형성한다.
여기서, 상기 금속확산 방지막(40)은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 상기 금속확산 방지막(40)은 후에 형성되는 구리 박막으로부터의 구리 원자가 층간 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
이어, 상기 금속확산 방지막(40)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(40a)을 형성한다.
상기 전기도금법은 안정하고 깨끗한 구리 시드층(seed layer)의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
여기서, 상기 금속-유기 화학기상증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 상기 전기도금법으로 구리 박막을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
도 2f에 도시한 바와 같이, 상기 제 2 구리 박막(41a)의 전면에 상기 층간 절연막(34)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(41a) 및 금속확산 방지막(40)을 선택적으로 연마하여 상기 트렌치(38) 및 비아홀(36)의 내부에 제 2 구리배선(41)을 형성한다.
한편, 본 발명의 실시예에서는 RF 플라즈마 처리를 통해 산화막(39)을 제거하고 있지만, 상기 산화막(39)을 제거하지 않고 상기 질화막(33)의 에치 오프부터 제 2 구리 박막(41a)의 증착까지 지연시간(delay time)없도록 진공 브레이트(break)없이 실시한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 질화막을 에치 오프한 후 얇은 산화막을 형성한 후 디개스 처리를 실시함으로써 층간 절연막의 표면에 존재하는 불소 성분을 제거하여 금속확산 방지막과 층간 절연막과의 결합력을 강화시키고 보이드의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판상에 제 1 금속배선을 형성하는 단계;상기 제 1 금속배선을 포함한 반도체 기판에 식각 스톱층 및 층간 절연막을 차례로 형성하는 단계;상기 층간 절연막을 선택적으로 제거하여 비아홀 및 그에 인접하여 트렌치를 형성하는 단계;상기 비아홀의 내부에 노출된 상기 식각 스톱층을 선택적으로 제거하여 상기 제 1 금속배선의 표면을 노출시키는 단계;상기 트렌치 및 비아홀을 포함한 반도체 기판의 전면에 산화막을 형성하는 단계;상기 반도체 기판에 디개스 처리를 실시하는 단계;상기 산화막을 제거하는 단계;상기 트렌치 및 비아홀의 내부에 금속확산 방지막 및 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막은 10 ~ 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막은 스퍼터 식각을 통해 제거하는 것을 특징으 로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막은 Ar 또는 NH3을 스퍼터 챔버안으로 유입시켜 0.1 ~ 3mtorr의 가스압력, 40 내지 600V의 DC바이어스와 100 내지 700W의 RF전원의 조건에서 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 식각 스톱층의 식각부터 상기 제 2 금속배선을 형성하기 위한 금속막의 증착까지 진공 브레이크 없이 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| 1020010063702 * |
| 1020020089715 * |
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