KR100300876B1 - 화학적 기계적 평탄화를 이용한 소자분리막제조방법 - Google Patents

화학적 기계적 평탄화를 이용한 소자분리막제조방법 Download PDF

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Abstract

고선택비 슬러리를 사용하여 화학적 기계적 평탄화공정을 적용하여 평탄도와 불균일도를 향상시켜 공정마진을 극대화한 후, 웨이퍼 전면에 발생된 간헐적인 긁힘 현상을 산화막 연마용 슬러리(연마정지막과 갭매립용 산화막간의 선택비가 낮은 슬러리)를 사용하여 화학적 기계적 연마에 의해 제거하기 위해 실리콘기판 패드산화막과 실리콘질화막을 차례로 형성하는 단계와; 사진식각공정을 통해 상기 패드산화막과 실리콘질화막을 패터닝하여 실리콘기판의 소정의 소자분리영역을 노출시키는 단계; 상기 노출된 소자분리영역에 해당하는 실리콘기판 부위를 식각하여 트렌치를 형성하는 단계; 갭 매립특성이 우수한 산화막을 기판 전면에 형성하는 단계; 질화막과 산화막간의 연마선택비가 높은 슬러리를 이용하여 상기 질화막이 노출될때까지 상기 산화막을 연마하는 단계; 질화막과 산화막의 연마선택비가 낮은 산화막 연마용 슬러리를 사용하여 기판을 소정시간동안 연마하는 단계 및 상기 질화막을 제거하는 단계를 포함하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법을 제공한다.

Description

화학적 기계적 평탄화를 이용한 소자분리막 제조방법
본 발명은 화학적 기계적 평탄화를 이용항 소자분리막 제조방법에 관한 것으로, 특히 STI(shallow trench isolation)공정을 이용하여 트랜지스터를 비롯한소자를 분리하는 방법에 관한 것이다.
반도체 제조공정은 처음에 반도체기판상에 소오스 및 드레인 그리고 게이트전극을 형성하게 되는데, 이들 각 소자를 물리적으로나 전기적으로 분리해야 하나의 완전한 트랜지스터 역할을 제대로 수행하게 된다. 최근 반도체소자의 집적도가 증가함에 따라 이들 소자의 분리 목적으로 도 1에 나타낸 바와 같이 실리콘기판에 패드산화막(1) 및 실리콘질화막(2)을 증착한 후, 노광공정을 하고 식각하여 기판에 트렌치(4)을 형성하여 실리콘산화막(필드산화막)(4)을 형성한 후(도 1a)하고 화학적 기계적 평탄화(CMP)공정을 이용하여 초과 증착된 필드산화막을 일정 부분 연마하여(도 1b) 실리콘기판을 절연하는 STI공정을 이용하려는 노력이 진행중이다.
기존의 공정은 실리콘기판위에 게이트산화막을 형성하고 O2나 H2O등의 확산을 억제하기 위해 실리콘질화막을 적당히 형성한 다음 사진식각공정을 통하여 홈을 만들고 갭 매립 특성이 뛰어난 CVD산화막을 증착하여 홈부분을 채우는 과정을 거친다. 여기서 1차적으로 산화막 연마용 슬러리를 사용하여 활성영역에 일정량이 남을 정도로 화학적 기계적 연마를 행하고 나서 다시 필드산화막을 균일하게 형성하기 위하여 균일도가 좋은 조건인 높은 압력, 낮은 테이블속도로 연마를 행한다. 그러나 실리콘질화막과 산화막간의 연마선택비가 낮아서 오히려 연마정지막으로 사용되는 실리콘질화막이 연마되어 필드지역이 낮아지는 공정상의 어려움과 연마의 정확도를 위하여 일일이 웨이퍼마다 시간을 정하여 연마하는 번거로움이 발생하였다. 이를 해결하기 위해 1차 연마를 기존의 슬러리로 행한 다음 선택비가 뛰어난 슬러리를 사용하여 연마정지막까지 연마하여 어느 정도 필드산화막의 균일도를 확보하였으나 선택비가 높은 슬러리의 경우 연마시 웨이퍼의 셀영역에 긁힘을 유발하는 문제점을 갖는다.
즉, 기존의 STI공정은 패드산화막 성장부터 갭 매립용 산화막증착까지 공정을 진행한 다음, 화학적 기계적 연마시 기존의 산화막 제거용 슬러리를 사용하여 과도 증착된 산화막을 일정량 남게 화학적 기계적 연마를 하고 실리콘질화막과 실리콘산화막간의 선택비가 좋은 슬러리를 사용하여 확산방지막으로 사용되는 질화막전까지 연마함으로써 선택비가 낮은 슬러리를 사용할때 발생하는 필드지역의 산화막의 불균일성과 질화막의 불균일성을 해결할 수 있는 장점이 있지만, 슬러리 연마제 입자에 대한 웨이퍼 전면에 발생되는 긁힘 현상이 반도체소자 제조공정의 수율을 떨어뜨리는 결과를 낳는 단점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 고선택비 슬러리를 사용하여 화학적 기계적 평탄화공정을 적용하여 평탄도와 불균일도를 향상시켜 공정마진을 극대화한 후, 웨이퍼 전면에 발생된 간헐적인 긁힘 현상을 산화막 연마용 슬러리(연마정지막과 갭매립용 산화막간의 선택비가 낮은 슬러리)를 사용하여 화학적 기계적 연마에 의해 제거하는 기술을 제공하는 것을 그 목적으로 한다.
도 1a 및 도 1b는 종래의 화학적 기계적 평탄화를 이용한 소자분리막 제조방법을 도시한 공정순서도,
도 2a 내지 도 2d는 본 발명에 의한 화학적 기계적 평탄화를 이용한 소자분리막 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
2.패드산화막 2.질화막
3.트렌치 4.산화막
상기 목적을 달성하기 위한 본 발명의 화학적 기계적 평탄화를 이용한 소자분리막 제조방법은 실리콘기판 패드산화막과 실리콘질화막을 차례로 형성하는 단계와; 사진식각공정을 통해 상기 패드산화막과 실리콘질화막을 패터닝하여 실리콘기판의 소정의 소자분리영역을 노출시키는 단계; 상기 노출된 소자분리영역에 해당하는 실리콘기판 부위를 식각하여 트렌치를 형성하는 단계; 갭 매립특성이 우수한 산화막을 기판 전면에 형성하는 단계; 질화막과 산화막간의 연마선택비가 높은 슬러리를 이용하여 상기 질화막이 노출될때까지 상기 산화막을 연마하는 단계; 질화막과 산화막의 연마선택비가 낮은 산화막 연마용 슬러리를 사용하여 기판을 소정시간동안 연마하는 단계 및 상기 질화막을 제거하는 단계를 포함하여 구성된다.
본 발명은 화학적 기계적 평탄화공정 적용시 연마정지막을 미리 증착하여 적당히 식각한 후, 연마대상막을 증착하여 CMP공정을 적용함으로써 웨이퍼의 평탄도를 월등히 개선할 수 있고 기존에 사용하던 연마대상막용 슬러리만으로도 선택비를 뛰어나게 개선시킬 수 있으며 CMP공정중 생길 수 있는 긁힘을 근본적으로 방지하며 전,후속 공정의 마진확보로 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d에 본 발명에 의한 화학적 기계적 평탄화를 이용한 소자분리막의 제조방법을 공정순서에 따라 도시하였다.
먼저, 도 2a에 나타낸 바와 같이 실리콘기판위에 패드산화막(1)을 10-200Å성장시키고 그 상부에 실리콘질화막(2)을 저압증착법에 의해 100-3000Å 형성한 후, 사진식각공정을 통해 상기 실리콘질화막(2)과 패드산화막(1)을 패터닝하여 기판의 소자분리영역을 노출시킬 다음, 소자분리영역의 기판부위를 식각하여 2000-5000Å깊이의 트렌치(3)를 형성한다.
이어서 도 2b에 나타낸 바와 같이 갭 매립특성이 우수한 CVD산화막(4)을 전면에 4000-20000Å 증착한 후, 질화막과 산화막간의 연마선택비가 1:30 이상으로 높은 슬러리, 예컨대 실리카(SiO2), 세리아(CeO2), 알루미나(Al2O3) 성분의 연마제를 사용하여 CMP공정에 의해 연마정지막인 질화막(2)까지 한번에 연마하여 공정마진을 극대화한다. 상기 슬러리의 연마제 농도는 1-30wt%의 범위로 하고, 슬러리 연마제 용액의 pH는 2-13의 범위로 하는 것이 바람직하다. 이때, 도 2c에 나타낸 바와 같이 슬러리에 의해 긁힘 현상(6)이 나타나게 된다. 이것을 질화막과 산화막의 연마선택비가 1:10 정도로 낮은 산화막 연마용 슬러리로서 실리카(SiO2), 세리아(CeO2), 알루미나(Al2O3) 성분의 연마제를 사용하여 연마함으로써 도 2d에 나타낸 바와 같이 긁힘 현상을 제거한다. 이때, 슬러리의 연마제 농도는 1-30wt%의 범위로 하고, 슬러리 연마제 용액의 pH는 2-13의 범위로 하는 것이 바람직하다. 이와 같이 긁힘 현상을 제거하는데 소요되는 연마시간은 짧기 때문에 연마후에 웨이퍼별 또는 다이별 평탄도와 뷸균일도의 악화는 발생하지 않고 고선택비 슬러리에 의한 공정마진은 그대로 유지되므로 반도체소자의 수율을 향상시킬 수 있다. 상기 연마공정후 질화막을 완전히 제거해내는데, 이때 HCl, H2SO4, HNO3, HF, H3PO4등과 순수(DI water)를 혼합한 pH 1-13의 용액을 사용하여 질화막을 제거한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 고선택비 슬러리로 1차 연마를 행하여 공정마진을 확보한 후, 산화막용 슬러리를 사용하여 2차 연마함으로써 웨이퍼에 발생된 긁힘 현상을 제거하여 반도체소자 제조공정의 수율을 향상시킨다.

Claims (11)

  1. 실리콘기판 패드산화막과 실리콘질화막을 차례로 형성하는 단계와;
    사진식각공정을 통해 상기 패드산화막과 실리콘질화막을 패터닝하여 실리콘기판의 소정의 소자분리영역을 노출시키는 단계;
    상기 노출된 소자분리영역에 해당하는 실리콘기판 부위를 식각하여 트렌치를 형성하는 단계;
    갭 매립특성이 우수한 산화막을 기판 전면에 형성하는 단계;
    질화막과 산화막간의 연마선택비가 높은 슬러리를 이용하여 상기 질화막이 노출될때까지 상기 산화막을 연마하는 단계;
    질화막과 산화막의 연마선택비가 낮은 산화막 연마용 슬러리를 사용하여 기판을 소정시간동안 연마하는 단계; 및
    상기 질화막을 제거하는 단계
    를 포함하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  2. 제1항에 있어서,
    상기 질화막을 100-3000Å 형성하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  3. 제1항에 있어서,
    상기 트렌치를 2000-5000Å 깊이로 형성하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  4. 제1항에 있어서,
    상기 산화막으로 CVD산화막을 사용하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  5. 제1항에 있어서,
    상기 산화막을 4000-20000Å 형성하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  6. 제1항에 있어서,
    상기 질화막과 산화막간의 연마선택비가 높은 슬러리로 연마선택비 1:30이상인 슬러리를 사용하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  7. 제6항에 있어서,
    상기 슬러리로 실리카(SiO2), 세리아(CeO2), 알루미나(Al2O3)등의 연마제 성분을 갖는 것을 사용하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  8. 제6항에 있어서,
    상기 슬러리의 연마제 농도가 1-30wt%의 범위이고, 슬러리 연마제 용액의 pH가 2-13의 범위인 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  9. 제1항에 있어서,
    상기 연마선택비가 낮은 슬러리로 질화막과 산화막의 연마선택비가 1:10 정도인 산화막 연마용 슬러리를 사용하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  10. 제9항에 있어서,
    상기 슬러리로 실리카(SiO2), 세리아(CeO2), 알루미나(Al2O3) 등의 연마제 성분을 갖는 슬러리를 사용하는 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
  11. 제9항에 있어서,
    상기 슬러리의 연마제 농도는 1-30wt%의 범위이고, 슬러리 연마제 용액의 pH는 2-13의 범위인 화학적 기계적 평탄화를 이용한 소자분리막 제조방법.
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