KR20050067550A - 반도체소자의 랜딩플러그콘택 형성 방법 - Google Patents
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Abstract
본 발명은 층간절연막의 화학적기계적연마공정시 균일도불량으로 인해 초래되는 후속 공정에서의 웨이퍼의 균일도 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하기 위한 것으로, 본 발명은 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계, 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 하드마스크폴리실리콘을 형성하는 단계, 패터닝된 하드마스크폴리실리콘을 식각마스크로 하여 층간절연막을 식각하여 콘택홀을 형성하는 단계, 콘택홀내에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하므로써, 고선택비슬러리를 이용하여 게이트하드마스크질화막 표면이 드러날때까지 층간절연막을 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막의 두께를 균일하게 확보할 수 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택플러그 형성 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(14) 외측의 반도체 기판(11) 내에 이온주입공정을 통해 소스/드레인(16)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(17)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(18)을 증착한 후, LPC-스톱질화막(18) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 19)을 증착한다. 계속해서, 게이트라인 상부에서 일정두께로 잔류할 때까지 층간절연막(19)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이와 같이, 층간절연막(19)을 미리 화학적기계적연마를 통해 평탄화시키면 후속 LPC 마스크(LPC Mask) 공정의 마진을 확보하고, 또한 화학적기계적연마시에 게이트라인 위에 층간절연막(19)을 일정두께로 남겨 이를 자기정렬콘택식각 공정시에 이용한다. 이하, 층간절연막(19)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.
다음에, 평탄화된 층간절연막(19) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 LPC-하드마스크질화막(20)을 형성한 후, LPC-하드마스크질화막(20) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(21)를 형성한다. LPC-마스크(21)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.
도 1b에 도시된 바와 같이, LPC-마스크(21)를 식각마스크로 LPC-하드마스크질화막(20)을 패터닝한 후 LPC-마스크(21) 및 LPC-하드마스크질화막(20)을 식각마스크로 층간절연막(19)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(22)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(19)은 LPC-스톱질화막(18)에서 식각이 스톱될때까지 진행하고, 이후 LPC-스톱질화막(18)을 식각하여 반도체 기판(11) 표면을 노출시킨다.
도 1c에 도시된 바와 같이, LPC-마스크(21)를 제거한 후에, 콘택홀(22)을 충분히 채울때까지 LPC-하드마스크질화막(20)을 포함한 전면에 폴리실리콘(23)을 증착한다.
도 1d에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘(23)을 화학적기계적연마하여 콘택홀에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(23a)을 형성한다.
상기에서 랜딩플러그폴리실리콘(LPP, 23a)을 형성하기 위한 화학적기계적연마를 'LPP-CMP'라고 약칭한다.
그러나, 종래 기술은 소자가 점점 미세화되면서 LPC-마스크와 자기정렬콘택식각 공정의 마진이 점차 줄어들게 되었다. 즉, ILD-CMP에서 평탄화가 제대로 이루어지지 않거나 ILD-CMP의 균일도불량(Non-uniformity)에 의해서 게이트라인 위에 잔류하는 층간절연막(19)의 두께 편차가 웨이퍼의 전영역에서 심하게 발생하는 문제가 있다. 이처럼 층간절연막(19)의 두께 편차가 심하게 발생하면, LPC마스크 및 자기정렬콘택식각 공정에 좋지 않은 영향을 준다.
자기정렬콘택식각 공정시 웨이퍼내의 타겟으로 하는 게이트라인위의 층간절연막(19)의 두께 편차가 심한 경우의 문제점에 대해 살펴보면, 먼저 두께가 얇은 경우에는 게이트하드마스크질화막(15)의 손실이 심해져 LPP-CMP 후에 잔류하는 게이트하드마스크질화막(15)의 두께가 얇아진다(도 1d의 'x'). 이처럼, 게이트하드마스크질화막의 두께가 얇아지면, 랜딩플러그폴리실리콘(LPP) 위에 자기정렬콘택식각을 통해 비트라인콘택(BLC)이나 스토리지노드콘택(SNC)을 형성할 때 게이트하드마스크질화막의 손실이 커져서 자기정렬콘택식각 페일(SAC-fail)을 유발하게 된다. 다음으로, 층간절연막의 두께가 두꺼운 경우에는 랜딩플러그폴리실리콘을 위한 콘택홀(22) 형성시에 콘택홀(22)이 오픈되지 않는 문제가 발생한다.
또한, 콘택홀(22) 형성을 위한 자기정렬콘택식각시, LPC-스톱질화막(18) 제거후에 노출되는 반도체 기판(11)의 식각손실량(도 1b의 'y')도 웨이퍼의 전영역에 걸쳐 편차가 발생하게 되어 웨이퍼의 전영역에서 균일한 소자 특성을 구현하는데도 어려움이 있다.
상기한 바와 같은 문제점들은 모두 ILD-CMP의 균일도불량에 의해 발생하는 것으로, 이러한 문제점들은 일반적인 산화막용 슬러리(Slurry)를 사용하는 ILD-CMP 공정으로는 극복하기 어렵다.
또한, 종래기술은 자기정렬콘택식각 공정시 패터닝의 마진 확보를 위하여 LPC-하드마스크질화막(20)을 사용하고 있으나, LPC-하드마스크질화막(20)은 후속 LPP-CMP에서 좋지 않은 영향을 준다. 즉, 콘택홀(22) 형성후에 주변지역에서 잔류하는 LPC-하드마스크질화막(20)은 질화막에 선택비를 갖는 산화막용 슬러리를 사용하는 LPP CMP에서 연마스톱층으로 작용하게 되어 주변지역에 인접하는 셀의 랜딩플러그폴리실리콘(23a)의 분리불량(연마가 덜 되는 불량)을 초래하게 되고, 이와 같은 주변영역에 남아 있는 LPC-하드마스크질화막(20)을 제거하기 위해 전체적으로 연마시간을 길게 가져가게 됨에 따라 웨이퍼의 균일도에도 악영향을 준다(도 1d의 'z').
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연막의 화학적기계적연마공정시 균일도불량으로 인해 초래되는 후속 공정에서의 웨이퍼의 균일도 불량을 방지하는데 적합한 반도체 소자의 랜딩플러그콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 랜딩플러그콘택 형성 방법은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계, 상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 하드마스크폴리실리콘을 형성하는 단계, 상기 하드마스크폴리실리콘을 콘택마스크 형태로 패터닝하는 단계, 상기 패터닝된 하드마스크폴리실리콘을 식각마스크로 상기 잔류 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계, 및 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 화학적기계적연마하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계는 상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 하고, 상기 고선택비슬러리는 상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:200 범위인 슬러리를 이용하는 것을 특징으로 하며, 상기 하드마스크폴리실리콘은 300Å∼5000Å 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트전극(34) 외측의 반도체 기판(31) 내에 이온주입공정을 통해 소스/드레인(36)을 형성한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(37)를 형성한다.
다음으로, 게이트라인을 포함한 전면에 랜딩플러그콘택(LPC) 식각시 식각스톱(Etch stop) 역할을 하는 LPC-스톱질화막(38)을 증착한 후, LPC-스톱질화막(38) 상에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD, 39)을 증착한다.
도 2b에 도시된 바와 같이, 게이트하드마스크질화막(35)을 연마스톱막으로 하여 게이트하드마스크질화막(35)의 표면이 드러날때까지 층간절연막(39)을 화학적기계적연마하는 ILD-CMP를 진행한다.
ILD-CMP 진행시에, 슬러리는 게이트하드마스크질화막(35)에 대해 선택비를 갖는 고선택비슬러리(High Selectivity Slurry; HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(35) 대 산화막질인 층간절연막(39)의 연마선택비가 1:10∼1:200 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 2∼12이고, 슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3
또는 ZrO3를 사용하며, 연마제들은 퓸드(Fumed) 방식 또는 콜로이달(Colloidal) 방식으로 제조한다. 일반적으로, 슬러리는 연마제, 초순수, pH 안정제 및 계면활성제 등의 성분으로 구성되며, 이중에서 연마제는 연마기계로부터 압력을 받아 기계적으로 표면을 연마하는 작용을 하는 것이며, pH 안정제는 용액의 pH를 조절하여 전기적 반발력에 의해 연마제의 분산 상태가 최적이 되도록 하는 것이며, 계면활성제로서는 슬러리의 겔화(Gel) 및 파티클 침전현상을 최대한 억제하고 분산 안정성을 유지하기 위한 분산제나 pH 변화에 따른 입자의 분산성에의 영향을 가능한 억제하기 위한 버퍼 용액등이 사용된다. 이때, pH 안정제와 계면활성제로는 알칼리계를 이용하며, 예를 들면 수산화칼륨용액을 이용한다.
상기한 고선택비슬러리는 산화막에 대해서만 충분히 화학적기계적연마가 진행될뿐 질화막에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 주로 산화막질인 층간절연막(39)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(35)에서는 연마가 스톱된다.
상술한 ILD-CMP 진행후에는 게이트라인 사이에만 평탄화된 층간절연막(39a)이 잔류하고, 게이트라인 상부에는 층간절연막(39a)이 잔류하지 않는다. 즉, 종래기술과 같이 게이트라인 상부에 층간절연막을 일정한 두께로 잔류시키기 위해 ILD-CMP 타겟을 조절할 필요가 없어, 웨이퍼 전영역에 걸쳐 층간절연막(39a)을 균일하게 잔류시킬 수 있다.
도 2c에 도시된 바와 같이, 평탄화된 층간절연막(39a)과 표면이 드러난 게이트하드마스크질화막(35)을 포함한 전면에 LPC-하드마스크폴리실리콘(40)을 형성한다. 이때, LPC-하드마스크폴리실리콘(40)은 후속 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 하드마스크로서, 300Å∼5000Å 두께로 형성한다.
도 2d에 도시된 바와 같이, LPC-하드마스크폴리실리콘(40) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 LPC-마스크(41)를 형성한다. LPC-마스크(41)는 'T' 또는 'I'와 같은 라인형(Line type) 콘택마스크이다.
상기한 LPC-마스크(41) 공정시, 미리 층간절연막(39)을 게이트하드마스크질화막(35) 표면이 드러날때까지 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(39a)의 균일도를 확보했기 때문에, LPC-마스크(41)의 패터닝시에 공정 마진을 넓게 확보할 수 있다.
한편, 종래기술에서는 게이트라인 상부에 층간절연막을 일정두께로 잔류시키는 조건으로 ILD-CMP를 진행해야 하므로 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막의 두께편차가 발생하였고, 이처럼 두께편차가 발생함에 따라 LPC-마스크의 패터닝시 공정마진 확보가 어려웠다.
계속해서, LPC-마스크(41)를 식각마스크로 LPC-하드마스크폴리실리콘(40)을 패터닝한 후 LPC-마스크(41) 및 LPC-하드마스크폴리실리콘(40)을 식각마스크로 층간절연막(39a)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(42)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 층간절연막(39a)은 LPC-스톱질화막(38)에서 식각이 스톱될 때까지 진행하고, 이후 LPC-스톱질화막(38)을 식각하여 반도체 기판(31) 표면을 노출시킨다.
상기한 콘택홀(42) 형성을 위한 자기정렬콘택식각 공정시, 게이트라인 사이에 잔류하는 층간절연막(39a)만을 식각하기 때문에 게이트하드마스크질화막(35)의 식각손실을 최소화할 수 있고, 잔류하는 층간절연막(39a)의 두께가 균일하므로 콘택홀(42) 형성시 손실되는 반도체 기판(31)의 손실깊이도 웨이퍼 전영역에 걸쳐 일정하게 제어할 수 있다.
도 2e에 도시된 바와 같이, LPC-마스크(41)를 제거한 후에, 콘택홀(42)을 충분히 채울때까지 LPC-하드마스크폴리실리콘(40)을 포함한 전면에 폴리실리콘(43)을 증착한다.
도 2f에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(35)의 표면이 드러날때까지 폴리실리콘(43)을 화학적기계적연마하는 LPP-CMP를 진행하여 콘택홀(42)에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(LPP, 43a)을 형성한다.
여기서, LPP-CMP 공정진행시에 폴리실리콘(43)은 물론 LPC-하드마스크폴리실리콘(40)까지 연마하며, 슬러리는 일반적인 산화막용 슬러리를 이용한다.
상기한 LPP-CMP 공정 진행시에, 산화막과 연마선택비가 비슷한 LPC-하드마스크폴리실리콘(40)을 연마하므로 연마시간을 길게 가져갈 필요가 없고, 이로써 LPP-CMP 후에 손실을 최소화하면서 게이트하드마스크질화막(35)의 두께를 충분히 확보할 수 있다.
이와 같이, 게이트하드마스크질화막(35)의 두께를 충분히 확보하면, 후속 비트라인콘택과 스토리지노드콘택을 위한 자기정렬콘택식각 공정시의 페일을 감소시키는 효과를 얻는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고선택비슬러리를 이용하여 게이트하드마스크질화막 표면이 드러날때까지 층간절연막을 ILD-CMP하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막의 두께를 균일하게 확보하므로써, 후속 LPC-마스크의 공정마진을 넓게 확보함과 동시에 자기정렬콘택식각시 게이트하드마스크질화막의 식각손실을 최소화할 수 있는 효과가 있다.
또한, LPP-CMP시에 산화막과 연마선택비가 비슷한 하드마스크폴리실리콘을 연마하여 LPP-CMP후의 연마균일도를 확보함과 동시에 게이트하드마스크질화막의 두께를 충분히 확보하므로써 후속 비트라인콘택 및 스토리지노드콘택 식각시 페일을 줄여 반도체소자의 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 소스/드레인
37 : 게이트스페이서 38 : LPC-스톱질화막
39, 39a : 층간절연막 40 : LPC-하드마스크폴리실리콘
41 : LPC-마스크 42 : 콘택홀
43a : 랜딩플러그폴리실리콘
Claims (6)
- 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계;상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 하드마스크폴리실리콘을 형성하는 단계;상기 하드마스크폴리실리콘을 콘택마스크 형태로 패터닝하는 단계;상기 패터닝된 하드마스크폴리실리콘을 식각마스크로 상기 잔류 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 폴리실리콘을 형성하는 단계; 및상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 폴리실리콘을 화학적기계적연마하여 상기 콘택홀에 매립되는 랜딩플러그콘택을 형성하는 단계를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제1항에 있어서,상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계는,상기 게이트하드마스크질화막에 대해 고선택비를 갖는 고선택비슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제2항에 있어서,상기 고선택비슬러리는,상기 게이트하드마스크질화막 대 상기 층간절연막의 연마선택비가 1:10∼1:200 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제3항에 있어서,상기 고선택비슬러리는 pH가 2∼12이고, 상기 고선택비슬러리에 포함된 연마제로는 SiO2, CeO2, Al2O3 또는 ZrO3를 사용하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제4항에 있어서,상기 연마제는 퓸드 방식 또는 콜로이달 방식으로 제조하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제1항에 있어서,상기 하드마스크폴리실리콘은,300Å∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.
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