CN102569180B - 功率mos接触孔的制造方法 - Google Patents
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Abstract
本发明提出一种功率MOS接触孔的制造方法，所述接触孔为圆孔，该方法包括如下步骤：S1，准备半导体衬底，所述半导体衬底上已经形成功率MOS；S2，在所述半导体衬底上沉积介质层；S3，在介质层上沉积硬掩模层；S4，对所述硬掩模层进行图案化，以图案化的硬掩膜层为掩模刻蚀介质层，在介质层中形成通孔，并以图案化的硬掩膜层为掩模对半导体衬底进行离子注入；S5，对上述半导体衬底进行退火工艺；S6，在通孔内进行导电材料的填充，形成接触孔。本发明能够得到平直的通孔侧壁，消除通孔顶部凹缩现象，同时工艺窗口、介质层厚度不受影响，确保产品良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其是一种先进的接触孔的制造方法，该制造方法用于功率MOS器件，且接触孔为圆孔。
背景技术
功率MOS器件的制造过程中，在完成了功率MOS之后，将进行接触孔的制造。接触孔的制造过程大致是：首先在衬底上沉积介质层，所述介质层通常为低介电常数的二氧化硅；其次，在介质层上形成图案化的光阻，以图案化的光阻为掩模刻蚀介质层，在介质层中形成通孔；然后，通过通孔向衬底中进行高剂量离子掺杂，去除剩余的光阻；接着，通过加热并退火，激活掺杂离子并且修复刻蚀带来的介质层损伤；最后，在通孔中进行导电材料的填充，形成接触孔。
在上述制造过程中，退火工艺之后，通孔往往会变形形成香槟杯状，即孔的顶部形成凹缩。尤其当接触孔为圆孔时，通孔的变形将十分严重，参见图1中圆圈部分，退火工艺之后，介质层中通孔变形情况实例；而对于长条形的接触孔而言，则不存在该凹缩问题。对于该种结构的通孔，后续导电材料的填充十分困难，容易形成空洞、影响导电性能。
现有工艺中，通常可以通过两种方法改善上述通孔变形。其一是采用原位刻蚀(in-suit etch)工艺，去除侧壁部分的光阻，类似于后拉(pull back)工艺，采用该方法虽然可以消除通孔的顶部凹缩，但是它也导致通孔的尺寸被扩大，对接触孔尺寸的缩小不利。其二是在刻蚀以及去除剩余光阻之后，采用湿法刻蚀工艺重定义通孔形状，但它也具有副作用，会降低介质层的厚度，而介质层厚度降低之后，将使得后续对导电材料化学机械研磨时，必须考虑降低过刻蚀的厚度，同时，介质层厚度降低使得器件的良率也受到影响。
发明内容
本发明的目的是消除圆孔形状的接触孔制造过程中的通孔顶部凹缩情况。
本发明所采用的技术方案是：一种功率MOS接触孔的制造方法，所述接触孔为圆孔，该方法包括如下步骤：S1，准备半导体衬底，所述半导体衬底上已经形成功率MOS；S2，在所述半导体衬底上沉积介质层；S3，在介质层上沉积硬掩模层；S4，对所述硬掩模层进行图案化，以图案化的硬掩膜层为掩模刻蚀介质层，在介质层中形成通孔，并以图案化的硬掩膜层为掩模对半导体衬底进行离子注入；S5，对上述半导体衬底进行退火工艺；S6，在通孔内进行导电材料的填充，形成接触孔。
本发明通过以硬掩膜层为掩模，对介质层进行刻蚀，能够得到平直的通孔侧壁，消除通孔顶部凹缩现象；并且，硬掩膜层与介质层的刻蚀选择比大，对通孔的顶部形成保护，能够确保通孔的尺寸不被放大，不影响工艺窗口，当然，也不会对介质层的厚度造成影响，能够确保产品良率。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是现有技术中，退火工艺之后，介质层中通孔变形情况实例；
图2是本发明提出的一种接触孔的制造方法流程图；
图3a～3g为接触孔的制造方法示意图。
具体实施方式
参见图2，本发明提出的一种功率MOS接触孔的制造方法，所述接触孔为圆孔，该方法包括如下步骤：
S1，准备半导体衬底，所述半导体衬底上已经形成功率MOS；
S2，在所述半导体衬底上沉积介质层；
S3，在介质层上沉积硬掩模层；
S4，对所述硬掩模层进行图案化，以图案化的硬掩膜层为掩模刻蚀介质层，在介质层中形成通孔，并以图案化的硬掩膜层为掩模对半导体衬底进行离子注入；
S5，对上述半导体衬底进行退火工艺；
S6，在通孔内进行导电材料的填充，形成接触孔。
以下通过示意图对上述制造方法进行详细描述。
S1，准备半导体衬底，所述半导体衬底上已经形成功率MOS；
参见图3a，准备已经形成功率MOS的半导体衬底1，所述半导体衬底1包括外延层11，形成在外延层11之上的反型衬底层13。所述功率MOS包括形成在反型衬底层13中的沟道形状的栅极、包围在栅极外侧的栅氧化层，包围在栅氧化层外侧且位于反型衬底层13顶部的源极，位于所述反型衬底层13底部并贴近外延层11的漏极12，所述栅极的底部被漏极12包围。通常而言，功率MOS大多以阵列的形式出现，图中仅显示了一个阵列中的三个功率MOS器件。
S2，在所述半导体衬底上沉积介质层；
参见图3b，在所述半导体衬底1上沉积介质层2，所述介质层2包括直接沉积在半导体衬底1上并且覆盖各种已经形成的器件的层间介质层21、沉积在所述层间介质层21上的硼磷硅玻璃(BPSG)层22。所述层间介质层21为采用PECVD(等离子体增强化学气相沉积)或者LPCVD(低压化学气相沉积)工艺，以TEOS:(CH3CH2O)4Si四乙氧基硅烷为原料得到的二氧化硅层，其具有低的介电常数。
S3，在介质层上沉积硬掩模层；
参见图3c在所述介质层2上沉积硬掩膜层3，所述硬掩膜层3为氮掺杂的硅玻璃，例如SiON氮氧化硅，所述氮氧化硅中还可以掺杂其它离子，其它离子例如为碳C离子。应当理解的是，所述硬掩模层3与介质层2相比有大的刻蚀选择比，例如至少大于10。
S4，对所述硬掩模层进行图案化，以图案化的硬掩膜层为掩模刻蚀介质层，在介质层中形成通孔，并以图案化的硬掩膜层为掩模对半导体衬底进行离子注入；
参见图3d，在所述硬掩模层3上形成图案化的光刻胶，以所述图案化的光刻胶为掩模刻蚀硬掩模层3、形成图案化的硬掩模层3’。
参见图3e，以所述图案化的光刻胶(如果光刻胶未被完全消耗)以及硬掩膜层3’为掩模，依次刻蚀硼磷硅玻璃层22以及层间介质层21，形成图案化的硼磷硅玻璃22’以及图案化的层间介质层21’，即在所述介质层2’中形成通孔，所述通孔暴露半导体衬底1上需要形成互连结构的位置。现有工艺中，通孔一般会对反型衬底层13进行过刻蚀，过刻蚀的深度约为栅极沟道深度的1/3。在刻蚀的过程中，图案化的光刻胶逐渐被消耗掉，当然，在其它实施例中，图案化的光刻胶可以在图3d形成图案化的硬掩膜层3’之后被消耗掉或者被剥离。通过以硬掩膜层3’为掩模，对介质层2进行刻蚀，能够得到平直的通孔侧壁，消除图1中的通孔顶部凹缩现象；并且，硬掩膜层3’与介质层2的刻蚀选择比大，对通孔的顶部形成保护，能够确保通孔的尺寸不被放大，不影响工艺窗口，当然，也不会对介质层2的厚度造成影响，能够确保产品良率。
参见图3f，以所述图案化的硬掩膜层3’为掩模对半导体衬底1进行大剂量的离子注入，所述注入剂量通常为5E14～5E16/cm2，注入离子可以为砷As、硼B离子等。通过离子注入，增加半导体衬底1的导电率。
S5，对上述半导体衬底进行退火工艺；
例如在800～1300摄氏度温度下对半导体衬底1进行退火工艺，可以激活图3f注入的离子，同时还能修复图3e中的刻蚀给介质层2’带来的损伤。所述退火工艺可以在高温炉管中进行。
S6，在通孔内进行导电材料的填充，形成接触孔4。
可以先通过氢氟酸浸蘸(Hf dip)工艺对通孔的内壁以及通孔底部暴露的半导体衬底1进行处理，去除图3e中的刻蚀残留物，并且进一步修复刻蚀带来的损伤。
在通孔的侧壁以及底部形成阻挡层，例如钛Ti或者氮化钛TiN或者二者的合金，之后进一步填充导电材料例如铜Cu、钨W，接着进行平坦化工艺，去除通孔以外的导电材料，同时还可以去除残留的硬掩膜层3’。此时，介质层2’的顶部被暴露出来。
采用快速热退火工艺，使得导电材料分布均匀、消除内应力，形成接触孔4。所述接触孔4的中上部分位于介质层2’内、下部分位于反型衬底层13内，且该下部分的侧壁与源极连接、底部与未形成源极的反型衬底层13连接。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (8)
1.一种功率MOS接触孔的制造方法，所述接触孔为圆孔，该方法包括如下步骤：
S1，准备半导体衬底，所述半导体衬底上已经形成功率MOS；
S2，在所述半导体衬底上沉积介质层；
S3，在介质层上沉积硬掩模层；
S4，对所述硬掩模层进行图案化，以图案化的硬掩膜层为掩模刻蚀介质层，在介质层中形成通孔，并以图案化的硬掩膜层为掩模对半导体衬底进行离子注入；
S5，对上述半导体衬底进行退火工艺；
S6，在通孔内进行导电材料的填充，形成接触孔。
2.如权利要求1所述的方法，其特征在于：所述介质层包括直接沉积在半导体衬底上的层间介质层、沉积在所述层间介质层上的硼磷硅玻璃层。
3.如权利要求2所述的方法，其特征在于：所述层间介质层为采用PECVD或者LPCVD工艺，以TEOS为原料得到的二氧化硅层。
4.如权利要求1所述的方法，其特征在于：所述硬掩膜层为氮氧化硅。
5.如权利要求1所述的方法，其特征在于：所述硬掩膜层为氮以及其它离子掺杂的硅玻璃。
6.如权利要求1所述的方法，其特征在于：步骤S4中，注入剂量为5E14～5E16/cm2。
7.如权利要求1所述的方法，其特征在于：步骤S5中，退火温度为800～1300摄氏度。
8.如权利要求1所述的方法，其特征在于：步骤S6中，在通孔内进行导电材料的填充之前，还包括通过氢氟酸浸蘸工艺对通孔的内壁以及通孔底部暴露的半导体衬底进行处理的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210030429.6A CN102569180B (zh) | 2012-02-10 | 2012-02-10 | 功率mos接触孔的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210030429.6A CN102569180B (zh) | 2012-02-10 | 2012-02-10 | 功率mos接触孔的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569180A CN102569180A (zh) | 2012-07-11 |
| CN102569180B true CN102569180B (zh) | 2016-11-23 |
Family
ID=46414253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210030429.6A Active CN102569180B (zh) | 2012-02-10 | 2012-02-10 | 功率mos接触孔的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102569180B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105826331B (zh) * | 2015-01-04 | 2020-06-02 | 格科微电子（上海）有限公司 | 采用背面深沟槽隔离的背照式图像传感器的制作方法 |
| US9881834B1 (en) | 2016-11-29 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact openings and methods forming same |
| CN115565979A (zh) * | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 一种半导体晶体管结构及制作方法 |
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| CN1641855A (zh) * | 2004-01-13 | 2005-07-20 | 海力士半导体有限公司 | 在半导体器件中形成接触的方法 |
| CN101866876A (zh) * | 2009-04-14 | 2010-10-20 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的制作工艺 |
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| CN100576458C (zh) * | 2007-04-03 | 2009-12-30 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽形成方法及浅沟槽结构 |
| CN101593724B (zh) * | 2008-05-30 | 2012-04-18 | 中芯国际集成电路制造(北京)有限公司 | 通孔形成方法 |
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| CN201611658U (zh) * | 2010-01-08 | 2010-10-20 | 无锡新洁能功率半导体有限公司 | 一种深沟槽功率mos器件 |
| CN201663162U (zh) * | 2010-04-29 | 2010-12-01 | 苏州硅能半导体科技股份有限公司 | 单胞中集成肖特基二极管的沟槽mos器件 |
-
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|---|---|
| CN102569180A (zh) | 2012-07-11 |
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| C06 | Publication | ||
| PB01 | Publication | ||
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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|
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| GR01 | Patent grant |