KR20090104977A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 필라패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 복수의 필라패턴을 형성하는 단계, 상기 복수의 필라패턴 사이를 일부 매립하는 도전막패턴을 형성하는 단계, 상기 필라패턴 측면을 감싸는 스페이서를 형성하는 단계 및 상기 스페이서를 식각장벽으로 상기 도전막패턴을 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함함으로써, 필라패턴의 쓰러짐 및 리닝을 방지한다.
필라패턴, 쓰러짐, 스페이서, 도전막

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 채널의 면적 또는 길이를 증가시키기 위해, 리세스(recess)형, 벌브(bulb)형 및 핀(fin)형의 형태로 진보해 왔다. 그러나, 위와 같은 반도체 소자들은 채널의 길이 또는 면적은 확보할 수 있겠으나, 복잡한 형태의 패턴을 형성해야 하고, 셀 효율(cell efficiency)까지 고려해야 하는 어려움이 있다.
특히, 소스 및 드레인(source and drain)을 필라패턴(pillar pattern) 내에 상/하로 배치시켜서 상/하 방향의 채널을 유도하는 반도체 소자의 경우, 폭에 비해 높이가 높은 필라패턴의 구조적 특성으로 인해 쓰러지는 형상이 발생한다.
도 1은 필라패턴의 쓰러짐 현상을 촬영한 전자현미경 사진이다.
도 1a를 참조하면, 필라패턴(11)이 필라해드(11A)와 필라넥(11B)을 포함하며, 필라넥(11B)의 폭(W2)이 필라해드(11A)의 폭(W1)보다 작아서 가분수의 형상을 갖고, 더불어 높이가 높음으로 인해 쓰러지고(12, collapse) 나아가 인접하는 필라 패턴(11)간 붙어버리는(13, leaning) 형상이 발생되는 것을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 복수의 필라패턴 사이를 일부 매립하는 도전막패턴을 형성하는 단계, 상기 필라패턴 측면을 감싸는 스페이서를 형성하는 단계 및 상기 스페이서를 식각장벽으로 상기 도전막패턴을 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 필라패턴을 균일한 폭의 기둥형상으로 제조하고, 하드마스크막의 두께를 감소시켜 필라패턴의 쓰러짐 및 리닝을 방지한다.
따라서, 채널이 상/하 방향으로 형성되는 반도체 소자의 특성을 향상시킬 수 있으며, 나아가 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(22)을 형성한 후, 이를 식각장벽으로 기판(21)을 식각하여 필라패턴(23)을 형성한다.
필라패턴(23)은 측벽이 수직형상(vertical profile)을 갖고, 폭이 균일한 기둥형상을 갖으며, 상/하 방향으로 형성되는 채널이 유도되는 영역이다. 따라서, 필라패턴(23)의 길이를 충분히 길게 형성할 경우, 채널의 길이도 길어진다.
하드마스크막(22)은 패드산화막(22A)과 질화막(22B)의 적층구조를 갖는다.
도 2b에 도시된 바와 같이, 필라패턴(23)과 기판(21)에 게이트절연막(24)을 형성한다. 게이트절연막(24)은 증착 및 산화공정을 통해 형성한다.
이어서, 필라패턴(23)의 상부영역 및 기판(21)에 불순물영역(25)을 형성한다. 불순물영역(25)은 이온주입공정을 통해 형성하며, 소스 및 드레인으로 작용한다.
도 2c에 도시된 바와 같이, 불순물영역(25)이 형성된 기판 전면에 도전막(26)을 증착한 후, 에치백(etch back) 공정을 진행하여 필라패턴(23)의 하부영역을 감싸는 도전막패턴(26A)을 형성한다. 특히, 도전막패턴(26A)은 필라패턴(23)의 상부영역에 형성된 불순물영역과 기판(21)에 형성된 불순물영역(25) 사이에 잔류하는 것이 바람직하다.
도전막(26)은 폴리실리콘막 또는 금속막으로 형성하며, 금속막은 티타늄질화막(TiN), 탄탈질화막(TaN), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 사용한다. 예를 들어, 구리 및 알루미늄의 적층막일 수 있다.
도 2d에 도시된 바와 같이, 도전막패턴(26A)이 형성된 기판의 단차를 따라 절연막(27)을 증착하고, 에치백 공정을 진행하여 필라패턴(23)의 상부영역 및 하드마스크막(22)의 측벽에 스페이서(27A)를 형성한다. 이때, 절연막(27)은 산화막 또는 질화막일 수 있으며, 이들의 적층막일 수도 있다.
도 2e에 도시된 바와 같이, 스페이서(27A)를 식각장벽으로 도전막패턴(26B)을 식각한다. 이로써, 도전막패턴(26B)은 필라패턴(23)을 감싸는 형상을 갖으며, 이 도전막패턴(26B)은 게이트 전극으로 작용한다.
또한, 스페이서(27A)는 후속 공정을 진행하는 동안 게이트 전극(26B) 상에서 잔류하며, 후속 식각 공정에서 게이트 전극(26B)을 보호하는 보호막으로 작용한다.
이후, 불순물영역(25)을 분리하여 배리드 비트라인을 형성하며, 게이트 전극(26B)간을 연결하는 워드라인 및 필라패턴(23)과 연결되는 캐패시터를 형성하여 반도체 소자를 제조한다.
전술한 바와 같은 본 발명의 실시예는, 필라패턴(23)을 가분수 형상이 아닌 선폭이 균일한 기둥형상으로 형성하여, 쓰러짐 현상을 방지한다.
또한, 기판이 노출될때까지 에치백을 진행하여 게이트 전극(26B)을 형성하던 종래(도 1b)와 달리, 실시예는 필라패턴(23)의 하부영역을 감싸도록 도전막패턴(26A)을 에치백(도 2c)한 후, 스페이서(27A)를 식각장벽으로 도전막패턴(26A)을 식각(도 2e)하여 게이트 전극(26B)을 형성한다. 이는, 종래에는 도전막에 대한 에치백 양이 많아서 하드마스크막의 과도손실이 발생하였으나, 실시예에서는 에치백 양이 종래대비 감소하여 하드마스크막의 과도손실을 감소시킬 수 있다는 것을 의미한다. 또한, 스페이서(27A)를 식각장벽으로 도전막패턴(26A)을 식각하는 과정에서는 스페이서(27A)에 의해 하드마스크막의 과도손실을 방지할 수 있다. 따라서, 하드마스크막(22)의 형성 두께를 종래대비 감소시킬 수 있으며, 이에 따라 필라패턴(23)의 쓰러짐도 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 필라패턴의 쓰러짐 현상을 촬영한 전자현미경 사진.
도 2a 내지 도 2e는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 하드마스크막
23 : 필라패터 26B : 게이트 전극
27A : 스페이서

Claims (5)

  1. 기판에 복수의 필라패턴을 형성하는 단계;
    상기 복수의 필라패턴 사이를 일부 매립하는 도전막패턴을 형성하는 단계;
    상기 필라패턴 측면을 감싸는 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각장벽으로 상기 도전막패턴을 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 필라패턴은 폭이 균일한 기둥형상으로 형성하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 필라패턴은 상기 기판상에 복수의 하드마스크막패턴을 형성하고, 이를 식각장벽으로 상기 기판을 식각하여 형성하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 에치백 공정으로 진행하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 스페이서는 산화막 또는 질화막으로 형성하거나, 산화막과 질화막의 적층막으로 형성하는 반도체 소자 제조 방법.
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