KR20090067533A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판상에 복수의 게이트 하드마스크막패턴을 형성하는 단계, 상기 게이트 하드마스크막패턴을 식각장벽으로 기판을 식각하여 높이 방향으로 균일 폭을 갖는 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 절연막을 형성하는 단계, 상기 필라패턴을 따라 도전막을 증착하는 단계, 상기 도전막을 비등방성 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함하여 이루어지므로써, 균일한 폭의 필라패턴을 형성하여 쓰러짐을 방지한다.
필라패턴, 도전막, 비등방성 식각, 게이트 전극

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인룰(design rule)이 감소함에 따라 단위 메모리셀(memory cell)이 차지하는 평면적 또한 감소하고 있으며, 이에 대응하고자, 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 복수의 게이트 하드마스크막패턴(12)을 형성한 후, 기판(11)을 식각하여 복수의 필라헤드(13)를 형성한다. 이후, 게이트 하드마스크막패턴(12)과 필라헤드(13)의 측벽에 스페이서(14)를 형성한 후, 이를 식각장벽으로 기판(11)을 식각하여 필라넥(15)을 형성한다. 이하, 필라헤드(13)와 필라넥(15)을 통칭하여 필라패턴이라 표기한다. 여기서, 필라넥(15)은 필 라헤드(13) 보다 폭이 좁으며, 때문에 필라패턴은 가분수 형상을 갖는다.
이어서, 필라넥(15)을 감싸는 게이트 절연막(16)을 형성한다.
도 1b에 도시된 바와 같이, 필라패턴 간이 채워지도록 폴리실리콘막(17)을 증착한 후, 에치백(etch back) 공정을 진행하여 필라넥(15)을 감싸는 게이트 전극(17A)을 형성한다.
이후, 배리드 비트라인 형성, 워드라인 형성 및 캐패시터 형성 공정을 진행하여 반도체 소자를 제조한다.
그러나, 위와 같은 반도체 소자는 필라넥(15)이 필라헤드(13)보다 작은 폭을 갖음으로 인해 필라패턴이 기울어지거나, 쓰러지는 현상이 발생한다.
또한, 게이트 전극(17A) 형성은 에치백 타겟(target)을 2500Å이상으로 진행해야 하는데, 이 때문에 게이트 하드마스크막패턴(12) 및 스페이서(14)가 손실되어 필라패턴의 보호역할을 수행하지 못한다.
또한, 폴리실리콘막(17)은 필라패턴 사이를 채우는 도중에 보이드(void) 또는 심(seam)을 발생시켜, 후속 에치백 공정에서 게이트 절연막(16)의 손실, 나아가 기판(11)의 손실을 유발시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판상에 복수의 게이트 하드마스크막패턴을 형성하는 단계, 상기 게이트 하드마스크막패턴을 식각장벽으로 기판을 식각하여 높이 방향으로 균일 폭을 갖는 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 절연막을 형성하는 단계, 상기 필라패턴을 따라 도전막을 증착하는 단계, 상기 도전막을 비등방성 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 균일한 폭의 필라패턴을 형성하여 쓰러짐을 방지한다. 그리고, 필라패턴 사이에 도전막을 매립하는 형태가 아닌 필라패턴의 단차를 따라 증착하는 공정을 선택함으로써, 도전막의 보이드 및 심의 형성을 방지한다.
따라서, 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있으며, 나아가 수 율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막패턴(22)을 형성한 후, 이를 식각장벽으로 기판(21)을 비등방성 식각하여 필라패턴(23)을 형성한다.
필라패턴(23)은 높이 방향으로 균일한 폭을 갖는 기둥형상을 갖으며, 측벽은 평평한 형태를 갖는다. 도 1a와 같은 종래의 필라패턴과 대조할 경우, 가분수 형상의 종래 필라패턴에 반해, 본 발명의 필라패턴(23)은 균일 폭의 기둥형상을 갖는 것을 확인할 수 있으며, 이는 종래의 필라패턴은 쓰러짐 현상이 발생하는 반면, 본 발명의 필라패턴(23)은 쓰러짐 현상을 방지할 수 있음을 의미한다.
도 2b에 도시된 바와 같이, 필라패턴(23)의 측벽에 게이트 절연막(24)을 형성한다.
게이트 절연막(24)은 산화막으로 형성하며, 게이트 하드마스크막패턴(22)의 측면 및 상면에도 형성될 수 있는데, 후속 공정에서 게이트 하드마스크막패턴(22) 을 보호하는 박막으로 작용한다.
도 2c에 도시된 바와 같이, 게이트 절연막(24)이 형성된 기판의 필라패턴(23) 단차를 따라 도전막(25)을 증착한다.
도전막(25)은 폴리실리콘막 또는 금속막으로 형성하며, 필라패턴(23)의 단차를 따라 형성하기 때문에, 필라패턴 사이의 공간 매립에 따른 보이드 및 심은 발생하지 않는다. 또한, 종래의 경우, 필라넥이 필라헤드보다 폭이 좁은 필라패턴으로 인해 상기 보이드 및 심의 발생률은 증가하지만, 본 발명의 필라패턴(23)은 균일 폭의 기둥형상을 갖기 때문에 보이드 및 심의 발생률은 더더욱 감소한다.
도 2d에 도시된 바와 같이, 도전막(25)에 대한 비등방성 식각공정을 진행하여 필라패턴(24)을 감싸는 게이트 전극(25A)을 형성한다.
도전막(25)의 식각은 게이트 절연막(24)에 대한 선택비가 우수하고, 측벽방향보다 수직방향으로의 식각성이 우수한 HBr을 포함하는 식각가스, 또는 Cl2를 포함하는 식각가스를 사용한다. 때문에 도전막(25)을 식각하는 도중에 게이트 절연막(24)의 손실은 방지되며, 게이트 전극(25A)의 바람직한 폭을 확보할 수 있다.
이후, 배리드 비트라인 형성, 워드라인 형성 및 캐패시터 형성 공정을 진행하여 반도체 소자를 제조한다.
전술한 바와 같은 본 발명의 실시예는, 균일한 폭을 갖는 기둥형상의 필라패턴(23)을 형성하여, 필라패턴(23)의 쓰러짐 현상을 방지한다. 그리고, 균일한 폭의 필라패턴(23)은 종래와 대비하여 형성 공정이 단순하다.
또한, 필라패턴(23)의 단차를 따라 도전막(25)을 증착한 후, 비등방성 식각공정을 진행하여 게이트 전극(25A)을 형성한다.
이때, 필라패턴(23)의 단차를 따라 도전막(25)을 증착하기 때문에 보이드 및 심의 발생을 방지하며, 비등방성 식각공정은 수직방향으로의 식각성이 우수한 HBr계열의 식각가스를 사용하기 때문에, 식각중 도전막(25A)의 손실의 방지하여 게이트 전극(25A)의 바람직한 폭을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 게이트 하드마스크막
23 : 필라패턴 24 : 게이트 절연막
25A : 게이트 전극

Claims (5)

  1. 기판상에 복수의 게이트 하드마스크막패턴을 형성하는 단계;
    상기 게이트 하드마스크막패턴을 식각장벽으로 기판을 식각하여 높이 방향으로 균일 폭을 갖는 필라패턴을 형성하는 단계;
    상기 필라패턴을 감싸는 게이트 절연막을 형성하는 단계;
    상기 필라패턴을 따라 도전막을 증착하는 단계;
    상기 도전막을 비등방성 식각하여 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 비등방성 식각은 측벽방향보다 수직방향으로의 식각성이 우수한 식각가스로 진행하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 도전막은 금속막으로 형성하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 도전막의 식각은 HBr을 포함하는 식각가스, 또는 Cl2를 포함하는 식각가스를 이용하는 반도체 소자 제조 방법.
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