CN102044495A - 制造具有掩埋栅极的半导体器件的方法 - Google Patents

制造具有掩埋栅极的半导体器件的方法 Download PDF

Info

Publication number
CN102044495A
CN102044495A CN2010101038366A CN201010103836A CN102044495A CN 102044495 A CN102044495 A CN 102044495A CN 2010101038366 A CN2010101038366 A CN 2010101038366A CN 201010103836 A CN201010103836 A CN 201010103836A CN 102044495 A CN102044495 A CN 102044495A
Authority
CN
China
Prior art keywords
sealant
insulating barrier
conducting layer
grid conducting
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101038366A
Other languages
English (en)
Other versions
CN102044495B (zh
Inventor
林志玟
黄京镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102044495A publication Critical patent/CN102044495A/zh
Application granted granted Critical
Publication of CN102044495B publication Critical patent/CN102044495B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Abstract

一种制造半导体器件的方法包括：提供包括单元区域和周边区域的衬底；在周边区域中的衬底上选择性地形成栅极导电层，在其上形成有栅极导电层的衬底上形成密封层，在密封层上形成绝缘层以覆盖衬底上形成有栅极导电层的衬底，平坦化绝缘层以暴露在栅极导电层上形成的密封层，和在单元区域中形成多个塞，所述多个塞穿透绝缘层和密封层。

Description

制造具有掩埋栅极的半导体器件的方法
相关申请
本申请要求2009年10月9日提交的韩国专利申请10-2009-0096019的优先权，通过引用将其全部内容并入本文。
技术领域
本发明的示例性实施方案涉及制造半导体器件的方法，并且更具体涉及制造采用掩埋栅极(BG)的半导体器件的方法。
背景技术
随着半导体器件变得小型化，实现各种器件特性和实施适当的工艺已经变得越来越困难。尤其是，在实现40nm以下工艺的技术中，在栅极结构、位线结构和接触结构方面正在遇到物理限制。虽然可以形成具有这种物理尺寸的结构，但是难以获得满意的器件特性，例如电阻特性、刷新特性、低失效性和击穿电压特性。鉴于这种情况，已经开发了在有源区中埋入栅极的掩埋栅极(BG)工艺。掩埋栅极工艺降低寄生电容，增加工艺容限，由此形成小型化的单元晶体管。
图1A～1E是说明制造使用掩埋栅极的半导体器件的常规方法的截面图。图2A～2D是说明在使用掩埋栅极的常规半导体器件中出现的关注的图。
参考图1A，在包括单元区域单元CELL和周边区域PERI的衬底11上依次形成密封层15和绝缘层16，各单元区域具有多个掩埋栅极100。此处，在单元区域中形成的每个掩埋栅极100包括：沟槽12、在沟槽12的表面上形成的单元栅极绝缘层13、和在单元栅极绝缘层13上填充部分沟槽12的单元栅电极14。密封层15覆盖衬底11的外形，同时填充沟槽12的其它部分。
随后，通过选择性地蚀刻在各个单元区域中的绝缘层16和密封层15，形成位线接触孔17以暴露出掩埋栅极100之间的衬底11。然后，在衬底11上沉积塞导电层18以填充位线接触孔17。
随后，通过使用周边开口掩模在塞导电层18上形成第一光刻胶图案19，并且使用第一光刻胶图案19作为蚀刻屏障，依次蚀刻塞导电层18、绝缘层16和密封层15，以由此暴露出各个周边区域中的衬底11。
参考图1B，移除第一光刻胶图案19之后，在衬底11上依次形成周边栅极绝缘层20和周边栅极导电层21。
随后，通过使用单元开口掩模在周边栅极导电层21上形成第二光刻胶图案22。此处，第二光刻胶图案22的线宽W2长于预定周边区域的线宽W1。这用于保护在单元区域和周边区域之间的边界处形成的结构免受由于后续工艺中的未对准所导致的损伤。
参考图1C，通过使用第二光刻胶图案22作为蚀刻屏障依次蚀刻周边栅极导电层21、周边栅极绝缘层20和单元区域中的塞导电层18来形成位线接触塞18A。在形成位线接触塞18A之后，移除第二光刻胶图案22。下文中，蚀刻后的周边栅极导电层21用附图标记‘21A’表示，并称为周边栅极导电层图案21A。
此处，在所述蚀刻工艺之后，单元区域和周边区域之间的台阶高度与形成为具有比周边区域的预定线宽W1更长的线宽W2的第二光刻胶图案22形成在单元区域和周边区域之间的边界处形成的突起A。
参考图1D，实施平坦化工艺以移除蚀刻工艺之后在单元区域和周边区域之间的边界处形成的突起A。可使用化学机械抛光(CMP)工艺实施该平坦化工艺。此后，移除突起A后的周边栅极导电层图案21A用附图标记‘21B’来表示并称为“无突起的周边栅极导电层图案21B”。
参考图1E，在衬底11上依次形成导电层23和硬掩模层24。依次蚀刻在单元区域中的硬掩模层24、导电层23和绝缘层16，以由此形成接触位线接触塞18A的位线26，同时依次蚀刻在周边区域中的硬掩模层24、导电层23、无突起的周边栅极导电层图案21B和周边栅极绝缘层20，以由此形成周边栅极25。此后，蚀刻后的无突起周边栅极导电层图案21B和蚀刻后的周边栅极绝缘层20分别用附图标记‘21C’和‘20A’表示，并分别称为再蚀刻后的无突起周边栅极导电层图案21C和周边栅极绝缘层图案20A。
然而，因为常规技术是在形成塞导电层18之后形成再蚀刻后的无突起周边栅极导电层图案21C，所以需要实施使用周边开口掩模的蚀刻工艺以确保用于形成所述再蚀刻后的无突起周边栅极导电层图案21C的空间、以及实施使用单元开口掩模的蚀刻工艺以形成位线接触塞18A。因此，常规技术相对复杂并且提高了对于在单元区域和周边区域之间的边界处形成突起A的关注。
而且，要考虑在单元区域和周边区域中预先形成的结构在实施用以移除形成于单元区域和周边区域之间的边界处的突起A的平坦化工艺期间受到损伤。更具体地，由于突起A在平坦化工艺期间得到移除，所以在突起A下形成的结构可被挖出(见图1D和2中的附图标记‘B’)或者在周边区域中的无突起的周边栅极导电层图案21B可损失(见图1D和2B中的附图标记‘C’)。在图2B中，“poly”表示周边栅极导电层，“TEOS”表示绝缘层。
如上所述，在实施用以移除突起A的平坦化工艺期间出现的缺陷也提高了对在形成周边栅极25的后续工艺期间的关注，例如衬底11(见图1E、2C和2D中的附图标记‘D’)的损失，由此使得半导体器件的特性和可靠性劣化。
发明内容
本发明的一个实施方案涉及一种半导体器件制造方法，其可防止使用掩埋栅极半导体器件的特性和可靠性由于在半导体器件中的单元区域和周边区域之间的边界处形成的突起所导致的劣化。
根据本发明的一个实施方案，一种制造半导体器件的方法包括：提供包括单元区域和周边区域的衬底；在周边区域中的衬底上选择性地形成栅极导电层；在其上形成有栅极导电层的衬底上形成密封层；在密封层上形成绝缘层以覆盖在衬底上形成有栅极导电层的衬底；平坦化绝缘层以暴露出在栅极导电层上形成的密封层；和在单元区域中形成多个塞，所述多个塞穿透绝缘层和密封层。
根据本发明的另一个实施方案，一种制造半导体器件的方法包括：提供包括单元区域和周边区域的衬底；在衬底上形成栅极导电层；通过使用单元开口掩模蚀刻栅极导电层；在其上形成有栅极导电层的衬底上形成密封层；在密封层上形成绝缘层以覆盖在衬底上形成有栅极导电层的衬底；平坦化绝缘层以暴露出在栅极导电层上形成的密封层；在单元区域中形成多个塞，所述多个塞穿透绝缘层和密封层；选择性地移除在栅极导电层上形成的密封层；和通过图案化栅极导电层形成周边栅极。
附图说明
图1A～1E是说明用于制造使用掩埋栅极的半导体器件的常规方法的截面图。
图2A～2D是说明在使用掩埋栅极的常规半导体器件中所引起的关注的图。
图3A～3H是说明根据本发明第一实施方案制造使用掩埋栅极的半导体器件的方法的截面图。
图4A～4C是说明根据本发明第二实施方案制造使用掩埋栅极的半导体器件的方法的截面图。
具体实施方式
以下将参考附图更详细地描述本发明的示例性实施方案。然而，本发明可以各种形式实现并且不应解释为限于本文所述的实施方案。而是，提供这些实施方案以使得本公开是彻底的和完全的，并且将使得本领域技术人员充分清楚本发明的范围。在整个本公开中，在本发明的所有不同附图和实施方案中，相同的附图标记表示相同的部件。
附图没有必需按比例绘制，在有些情况下，可将比例放大以清晰地说明实施方案的特征。当第一层称为在第二层″上″或在衬底″上″的时候，其不仅表示第一层可直接形成在第二层上或衬底上的情况，而且也可表示在第一层和第二层或者衬底之间存在第三层。
下文描述的本发明的实施方案提供一种半导体器件制造方法，所述方法可防止/减少使用掩埋栅极(BG)的半导体器件的特性和可靠性由于在单元区域中形成塞导电层和在半导体器件的周边区域中形成周边栅极导电层而在单元区域和周边区域之间的边界处形成的突起所导致的劣化。为此目的，本发明的实施方案通过在单元区域中形成塞导电层之前在周边区域中形成周边栅极导电层，来防止/减少在单元区域和周边区域之间的边界处的突起的形成来源。
图3A～3H是说明根据本发明第一实施方案制造使用掩埋栅极的半导体器件的方法的截面图。参考图3A，在具有单元区域CELL和周边区域PERI的衬底31上形成硬掩模图案(未显示)，通过使用硬掩模图案作为蚀刻屏障蚀刻单元区域中的衬底31来形成多个沟槽32。随后，在沟槽32的表面上形成单元栅极绝缘层33，并且在单元栅极绝缘层33上形成填充各个沟槽32的一部分的单元栅电极34。此处，单元栅极绝缘层33可由氧化物层例如二氧化硅(SiO2)层形成，而单元栅电极34可由金属层例如钨(W)层、氮化钛(TiN)层和氮化钽(TaN)层形成。
随后，在移除硬掩模图案之后，在单元栅电极34上形成填充各个沟槽32的其余部分的保护层35。此处，保护层35在后续工艺期间保护单元栅电极34并且其可由氮化物层形成。
通过上述工艺形成掩埋栅极200，每个掩埋栅极200包括：在衬底31上形成的多个沟槽32、在沟槽32的表面上形成的单元栅极绝缘层33、在单元栅极绝缘层33上形成的填充各个沟槽32的一部分的单元栅电极34、和填充沟槽32的其余部分的保护层35。
随后，在包括周边区域和形成有多个掩埋栅极200的单元区域的衬底31上依次形成周边栅极绝缘层36和周边栅极导电层37。在此，周边栅极绝缘层36可由氧化物层例如二氧化硅层形成，而周边栅极导电层37可由硅层例如多晶硅层形成。
参考图3B，通过使用单元开口掩模在周边栅极导电层37上形成光刻胶图案38，通过使用光刻胶图案38作为蚀刻屏障，依次蚀刻周边栅极导电层37和周边栅极绝缘层36，使得周边栅极绝缘层36和周边栅极导电层37仅保留在周边区域中。下文中，将蚀刻后的周边栅极绝缘层36和蚀刻后的周边栅极导电层37用附图标记‘36A’和‘37A’表示，并称为“周边栅极绝缘层图案36A”和“周边栅极导电层图案37A”。
此处，通过用于仅仅在周边区域中保留周边栅极绝缘层图案36A和周边栅极导电层图案37A的单元开口掩模形成的单元区域为预定单元区域。光刻胶图案38的线宽和周边区域的预定线宽相同。这是因为在单元区域中形成塞导电层之前在周边区域中形成周边栅极导电层图案37A，所以在光刻胶图案38形成之前在单元区域和周边区域之间的边界处没有形成结构。因此，光刻胶图案38的线宽和周边区域的预定线宽相同。即使在光刻胶图案38形成期间发生错误例如未对准，也能够防止预先形成的结构在蚀刻周边栅极导电层图案37A和周边栅极绝缘层图案36A的工艺期间受到损伤。当使用单元开口掩模实施用于形成光刻胶图案38的暴露工艺时，通过调整单元开口掩模和光刻胶层之间的距离和暴露的光的能量可控制光刻胶图案38的线宽。
参考图3C，移除光刻胶图案38，并且在衬底31上依次形成密封层3
9和绝缘层40。密封层39可形成为具有沿着包括周边栅极导电层图案37A所得结构的表面的均匀厚度，并且绝缘层40可在密封层39上形成以覆盖包括周边栅极导电层图案37A的所得结构。
密封层39用作用于在后续工艺期间保护单元区域中的衬底31的保护层，即用于保护掩埋栅极200以及保护周边栅极导电层图案37A免受损伤(或者损失)的保护层。因此，密封层39可由相对于衬底31和周边栅极导电层图案37A具有选择性(例如蚀刻选择性或者抛光选择性)的材料形成。例如，密封层39可由氮化物层形成。
绝缘层40可由相对于密封层39具有选择性的材料形成。例如，当密封层39由氮化物层形成时，绝缘层40可由氧化物层形成。
参考图3D，平坦化绝缘层40以暴露周边栅极导电层图案37A上的密封层39。可通过化学机械抛光(CMP)工艺实施平坦化工艺。此后，平坦化后的绝缘层40利用附图标记‘40A’表示并称为“绝缘层图案40A”。
通过如上所述工艺，能够防止在衬底31的单元区域中形成密封层39和绝缘层图案40A的堆叠层以及在衬底31的周边区域中形成周边栅极绝缘层图案36A和周边栅极导电层图案37A的堆叠层的过程中，在单元区域和周边区域之间的边界处形成突起。而且，由于沿着包括周边栅极导电层图案37A的所得结构的表面形成的密封层39，所以能够保护周边栅极导电层图案37A在工艺期间免受损伤(或损失)。
参考图3E，通过选择性地蚀刻单元区域中的绝缘层图案40A和密封层39，形成暴露出掩埋栅极200之间的衬底31的表面的多个接触孔41。此处，可仅仅形成用于连接位线的位线接触塞的位线接触孔，或者形成用于连接存储节点同时连接位线接触孔的存储节点接触塞的存储节点接触孔。此处，当形成接触孔41时，可同时形成位线接触孔和存储节点接触孔，以减小实施后续用于形成接触塞的工艺的困难。
参考图3F，在衬底31上沉积塞导电层42以填充接触孔41。此处，塞导电层42可由相对于密封层39具有选择性的导电材料形成。因此，塞导电层42可为硅层或金属层的单层或者堆叠硅层和金属层的堆叠层。
随后，通过平坦化塞导电层42形成多个塞42A以暴露出绝缘层图案40A的上表面。可通过化学机械抛光方法或者无掩模蚀刻方法实施平坦化工艺。在形成多个塞42A期间，密封层39保护周边栅极导电层图案37A免受损伤(或者损失)。
此处，当在形成接触孔41期间仅仅形成位线接触孔时，塞42A用作位线接触塞。当在形成接触孔41的期间形成位线接触孔和存储节点接触孔二者时，塞42A根据其所形成的位置而用作位线接触塞和/或存储节点接触塞。
参考图3G，周边栅极导电层图案37A的上表面得到暴露。例如，在周边栅极导电层图案37A上保留的密封层39被选择性地移除。此处，除了保留在周边栅极导电层图案37A的上表面上的密封层39之外，移除保留在绝缘层图案40A和周边栅极导电层图案37A之间的密封层39。此后，保留的密封层用附图标记‘39A’表示并称为“密封层图案39A”。
通过湿蚀刻工艺可移除密封层图案39A。这用于保护周边栅极导电层图案37A在移除密封层图案39A的过程中免受损伤(或者损失)。例如，当密封层图案39A由氮化物层形成时，通过使用磷酸溶液的湿蚀刻工艺可选择性地移除密封层图案39A。可在用于形成塞42A的平坦化工艺期间，利用过抛光(over-polishing)或过蚀刻工艺移除周边栅极导电层图案37A上的密封层图案39。然而，当利用过抛光或者过蚀刻工艺移除周边栅极导电层图案37A上的密封层图案39A时，密封层图案39A下方的周边栅极导电层图案37A会受到损伤(或者损失)。当周边栅极导电层图案37A受到损伤(或者损失)时，蚀刻目标在形成周边栅极的后续图案化工艺期间可发生改变，并且引起关注的是衬底31可由此受到损伤(或者损失)或者周边栅极的特性可劣化。
虽然常规技术需要使用周边开口掩模的蚀刻工艺以暴露出在周边区域中形成的结构的全部上表面，但是本发明实施方案的技术可容易地暴露出在周边区域中形成的结构的上表面而不使用周边开口掩模。这使得工艺简化并使得半导体器件制造工艺的生产率得到改善。
参考图3H，依次沉积导电层43和硬掩模层44以在衬底31上形成位线和周边栅电极。选择性地蚀刻单元区域中的硬掩模层44、导电层43和绝缘层图案40A，以由此形成接触塞42A的位线45即位线接触塞。此处，密封层图案39A和保护层35保护掩埋栅极200和衬底31在工艺期间免受损伤。
同时，在本发明的第一实施方案中，当形成位线45时，实施蚀刻工艺下至位线45下方的绝缘层图案40A。然而，如果需要的话，可通过蚀刻硬掩模层44和导电层43而保留位线45下方的绝缘层图案40A完整以形成位线45。
随后，通过在周边区域中依次蚀刻硬掩模层44、导电层43、周边栅极导电层图案37A和周边栅极绝缘层图案36A形成周边栅极46。此后，蚀刻后的周边栅极导电层图案37A和蚀刻后的周边栅极绝缘层图案36A用附图标记‘37B’和‘36B’表示，并分别称为“蚀刻后的周边栅极导电层图案37B”和“蚀刻后的周边的栅极绝缘层图案36B”。此处，通过使用密封层图案39保护蚀刻后的周边栅极导电层图案37B免受损伤(或者损失)直至形成导电层43，可保护衬底31在用于形成周边栅极46的图案化工艺期间免受损伤(或者损失)。
此外，通过在工艺期间仅使用单元开口掩模一次可改善半导体器件制造工艺的生产率以由此使得程序步骤简化。
图4A～4C是说明根据本发明第二实施方案制造使用掩埋栅极的半导体器件的方法的截面图。为描述方便，使用相同的附图标记来表示和图3A-3H中示出的半导体器件相同的构成元件。
参考图4A，在具有单元区域和周边区域的衬底31上依次形成周边栅极绝缘层36和周边栅极导电层37，并然后通过使用单元开口掩模在周边栅极导电层37上形成光刻胶图案38。
此处，预定由仅仅在周边区域中保留周边栅极绝缘层图案36A和周边栅极导电层图案37A的单元开口掩模限定的单元区域。换言之，光刻胶图案38的线宽和周边区域的预定线宽相同。这是因为在单元区域中形成塞导电层之前在周边区域中形成周边栅极导电层图案37A，因此在光刻胶图案38形成之前在单元区域和周边区域之间的边界处没有形成结构(例如，在现有技术结构中所形成的结构)。
因此，通过使用单元开口掩模形成的光刻胶图案38的线宽和周边区域的预定线宽相同。即使在光刻胶图案38的形成中产生错误，例如虽然发生未对准，但是也能够防止预先形成的结构(例如现有技术结构中可存在的那些)在蚀刻周边栅极导电层图案37A和周边栅极绝缘层图案36A的工艺期间受到损伤。可通过在利用所述单元开口掩模形成光刻胶图案38的曝光工艺期间调整单元开口掩模和光刻胶层之间的距离和曝光能量来控制光刻胶图案38的线宽。
随后，通过使用光刻胶图案38作为蚀刻屏障依次蚀刻周边栅极导电层37和周边栅极绝缘层36。此后，蚀刻后的周边栅极导电层37和蚀刻后的周边栅极绝缘层36用附图标记‘37A’和‘36A’表示，并分别称为“周边栅极导电层图案37A”和“周边的栅极绝缘层图案36B”。
参考图4B，移除光刻胶图案38之后，形成硬掩模图案(未显示)并用于在单元区域中形成掩埋栅极300。随后，通过使用所述硬掩模图案作为蚀刻屏障来蚀刻单元区域中的衬底31，以由此形成多个沟槽32。
随后，在沟槽32的表面上形成单元栅极绝缘层33，并且在单元栅极绝缘层33上形成填充各个沟槽32的一部分的单元栅极电极34。结果，形成掩埋栅极300，每个掩埋栅极300包括：沟槽32、单元栅极绝缘层33和单元栅电极34。
参考图4C，在包括周边栅极导电层图案37A的所得结构上形成密封层39并填充沟槽32的其余部分。密封层39在后续工艺期间保护单元区域中的衬底31和掩埋栅极300，同时保护周边栅极导电层图案37A免受损伤(或者损失)。因此，密封层39可由相对于衬底31和周边栅极导电层图案37A具有选择性(例如蚀刻选择性或者抛光选择性)的材料形成。例如，密封层39可由氮化物层形成。
随后，在密封层39上形成绝缘层40以覆盖包括周边栅极导电层图案37A的所得结构。绝缘层40可由相对于密封层39具有选择性的材料形成。例如，当密封层39由氮化物层形成时，绝缘层40可由氧化物层形成。
上述步骤之后的后续工艺与参考图3D～3H相对于第一实施方案所描述的工艺相同。
如上所述，与第一实施方案相比，在本发明的第二实施方案中，在周边区域中在衬底31上选择性地形成周边栅极导电层图案37A之后，通过在单元区域中形成掩埋栅极300并且跳过第一实施方案中形成保护层35的步骤，可甚至更进一步简化半导体器件制造工艺的程序步骤。
而且，通过在形成周边栅极绝缘层图案36A之后形成掩埋栅极300可改善掩埋栅极300的稳定性。
如上所述，根据本发明的实施方案，通过在形成塞之前在周边区域中形成栅极导电层可防止在单元区域和周边区域之间的边界处形成突起。
结果，本发明的示例性实施方案可防止由于预先形成的结构在用于移除突起的平坦化工艺期间受到损伤(或者损失)所导致的半导体器件的特性和可靠性的劣化。
虽然本发明已经对于具体的实施方案进行了描述，但是本领域技术人员可显而易见地做出各种变化和改变而未脱离在以下的权利要求中限定的本发明的精神和范围。

Claims (23)

1.一种制造半导体器件的方法，包括：
提供包括单元区域和周边区域的衬底；
在所述周边区域中的所述衬底上选择性地形成栅极导电层；
在其上形成有所述栅极导电层的所述衬底上形成密封层；
在所述密封层上形成绝缘层以覆盖在其上形成有所述栅极导电层的所述衬底；
平坦化所述绝缘层以暴露出在所述栅极导电层上形成的所述密封层；和
在所述单元区域中形成多个塞，所述多个塞穿透所述绝缘层和所述密封层。
2.根据权利要求1所述的方法，还包括：
在选择性地形成所述栅极导电层之前在所述单元区域中形成多个掩埋栅极，或者在选择性地形成所述栅极导电层之后在所述单元区域中形成多个掩埋栅极。
3.根据权利要求2所述的方法，其中在选择性地形成所述栅极导电层之前在所述单元区域中形成多个掩埋栅极包括：
通过选择性地蚀刻在所述单元区域中的所述衬底来形成多个沟槽；
在所述多个沟槽上形成单元栅极绝缘层；
在所述单元栅极绝缘层上形成单元栅电极，每个单元栅电极填充相应沟槽的一部分；和
在所述单元栅电极上形成保护层，所述保护层填充每个所述沟槽的其余部分。
4.根据权利要求2所述的方法，其中在选择性地形成所述栅极导电层之后在所述单元区域中形成多个掩埋栅极包括：
通过选择性地蚀刻在所述单元区域中的所述衬底来形成多个沟槽；
在所述多个沟槽上形成单元栅极绝缘层；
在所述单元栅极绝缘层上形成单元栅电极，每个单元栅电极填充相应沟槽的一部分；和
在包括所述栅极导电层的所述衬底上形成密封层以填充每个所述沟槽的其余部分。
5.根据权利要求1所述的方法，其中在所述周边区域中的所述衬底上选择性地形成栅极导电层包括：
在所述衬底上形成所述栅极导电层；和
通过使用单元开口掩模来蚀刻所述栅极导电层。
6.根据权利要求1所述的方法，其中通过化学机械抛光(CMP)工艺来平坦化所述绝缘层。
7.根据权利要求1所述的方法，其中形成多个塞包括：
通过选择性地蚀刻所述绝缘层和所述密封层来形成暴露出所述衬底的表面的多个接触孔；
在所述衬底上沉积塞导电层以填充所述接触孔；和
平坦化所述塞导电层以暴露出所述绝缘层的上表面。
8.根据权利要求7所述的方法，其中通过化学机械抛光工艺或者无掩模蚀刻工艺来平坦化所述塞导电层。
9.一种制造半导体器件的方法，包括：
提供包括单元区域和周边区域的衬底；
在所述衬底上形成栅极导电层；
通过使用单元开口掩模来蚀刻所述栅极导电层；
在其上形成有所述栅极导电层的所述衬底上形成密封层；
在所述密封层上形成绝缘层以覆盖在其上形成有所述栅极导电层的所述衬底；
平坦化所述绝缘层以暴露出在所述栅极导电层上形成的所述密封层；
在所述单元区域中形成多个塞，所述多个塞穿透所述绝缘层和所述密封层；
选择性地移除在所述栅极导电层上形成的所述密封层；和
通过图案化所述栅极导电层形成周边栅极。
10.根据权利要求9所述的方法，还包括：
在选择性地形成所述栅极导电层之前在所述单元区域中形成多个掩埋栅极，或者在选择性地形成所述栅极导电层之后在所述单元区域中形成多个掩埋栅极。
11.根据权利要求10所述的方法，其中在选择性地形成所述栅极导电层之前在所述单元区域中形成多个掩埋栅极包括：
通过选择性地蚀刻在所述单元区域中的所述衬底形成多个沟槽；
在所述多个沟槽上形成单元栅极绝缘层；
在所述单元栅极绝缘层上形成单元栅电极，每个单元栅电极填充相应沟槽的一部分；和
在所述单元栅电极上形成保护层，所述保护层填充每个所述沟槽的其余部分。
12.根据权利要求10所述的方法，其中在选择性地形成所述栅极导电层之后在所述单元区域中形成多个掩埋栅极包括：
通过选择性地蚀刻在所述单元区域中的所述衬底形成多个沟槽；
在所述多个沟槽上形成单元栅极绝缘层；
在所述单元栅极绝缘层上形成单元栅电极，每个单元栅电极填充相应沟槽的一部分；和
在包括所述栅极导电层的所述衬底上形成密封层以填充每个所述沟槽的其余部分。
13.根据权利要求9所述的方法，其中通过使用单元开口掩模蚀刻所述栅极导电层包括：
通过使用所述单元开口掩模在所述栅极导电层上形成光刻胶层图案，所述光刻胶图案具有与所述周边区域的预定线宽相同的线宽；和
通过使用所述光刻胶层图案作为蚀刻屏障来蚀刻所述栅极导电层。
14.根据权利要求9所述的方法，其中通过化学机械抛光(CMP)工艺平坦化所述绝缘层。
15.根据权利要求14所述的方法，其中所述密封层由相对于所述绝缘层具有选择性的材料形成。
16.根据权利要求15所述的方法，其中所述密封层包括氮化物层，所述绝缘层包括氧化物层。
17.根据权利要求9所述的方法，其中形成多个塞包括：
通过选择性地蚀刻所述绝缘层和所述密封层来形成暴露出所述衬底的表面的多个接触孔；
在所述衬底上沉积塞导电层以填充所述接触孔；和
平坦化所述塞导电层以暴露出所述绝缘层的上表面。
18.根据权利要求17所述的方法，其中通过化学机械抛光工艺或者无掩模蚀刻工艺平坦化所述塞导电层。
19.根据权利要求18所述的方法，其中所述塞导电层由相对于所述密封层具有选择性的材料形成。
20.根据权利要求19所述的方法，其中所述密封层包括氮化物层，所述塞导电层包括硅层或金属层的单层、或者堆叠有硅层和金属层的堆叠层。
21.根据权利要求9所述的方法，其中通过湿式蚀刻工艺选择性地移除所述密封层。
22.根据权利要求21所述的方法，其中所述栅极导电层由相对于所述密封层具有选择性的材料形成。
23.根据权利要求22所述的方法，其中所述密封层包括氮化物层，所述栅极导电层包括多晶硅层。
CN201010103836.6A 2009-10-09 2010-01-26 制造具有掩埋栅极的半导体器件的方法 Expired - Fee Related CN102044495B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0096019 2009-10-09
KR1020090096019A KR101131890B1 (ko) 2009-10-09 2009-10-09 매립게이트를 구비한 반도체 장치 제조방법

Publications (2)

Publication Number Publication Date
CN102044495A true CN102044495A (zh) 2011-05-04
CN102044495B CN102044495B (zh) 2015-02-11

Family

ID=43855177

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010103836.6A Expired - Fee Related CN102044495B (zh) 2009-10-09 2010-01-26 制造具有掩埋栅极的半导体器件的方法

Country Status (3)

Country Link
US (1) US8334207B2 (zh)
KR (1) KR101131890B1 (zh)
CN (1) CN102044495B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107017235A (zh) * 2015-10-13 2017-08-04 三星电子株式会社 半导体器件及其制造方法
CN108538780A (zh) * 2018-04-18 2018-09-14 睿力集成电路有限公司 位线/存储节点接触栓塞和多晶硅接触薄膜的制造方法
CN111554576A (zh) * 2020-05-18 2020-08-18 中国科学院微电子研究所 一种平坦化方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101887144B1 (ko) 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN110459507B (zh) * 2018-05-07 2020-12-01 联华电子股份有限公司 一种半导体存储装置的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
KR100714900B1 (ko) * 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100819559B1 (ko) * 2007-02-27 2008-04-08 삼성전자주식회사 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
KR20080098177A (ko) * 2007-05-04 2008-11-07 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR100880323B1 (ko) * 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR101442176B1 (ko) * 2007-09-18 2014-09-24 삼성전자주식회사 감소된 두께를 갖는 반도체소자, 이를 채택하는 전자 제품 및 그 제조방법들
KR101094373B1 (ko) 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107017235A (zh) * 2015-10-13 2017-08-04 三星电子株式会社 半导体器件及其制造方法
CN107017235B (zh) * 2015-10-13 2019-11-19 三星电子株式会社 半导体器件及其制造方法
CN108538780A (zh) * 2018-04-18 2018-09-14 睿力集成电路有限公司 位线/存储节点接触栓塞和多晶硅接触薄膜的制造方法
CN111554576A (zh) * 2020-05-18 2020-08-18 中国科学院微电子研究所 一种平坦化方法
CN111554576B (zh) * 2020-05-18 2022-08-26 中国科学院微电子研究所 一种平坦化方法

Also Published As

Publication number Publication date
CN102044495B (zh) 2015-02-11
KR20110038847A (ko) 2011-04-15
US8334207B2 (en) 2012-12-18
US20110086503A1 (en) 2011-04-14
KR101131890B1 (ko) 2012-04-03

Similar Documents

Publication Publication Date Title
US8378409B2 (en) Non-volatile memory device and method for fabricating the same
US9087856B2 (en) Semiconductor device with buried bit line and method for fabricating the same
US7785960B2 (en) Vertical channel transistor in semiconductor device and method of fabricating the same
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
US8093125B2 (en) Manufacturing method of capacitor in semiconductor device
USRE44473E1 (en) Method for fabricating semiconductor device with vertical channel transistor
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
US9337089B2 (en) Method for fabricating a semiconductor device having a bit line contact
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
US11417666B2 (en) Dynamic random access memory and method of manufacturing the same
US7741178B2 (en) Method for fabricating vertical channel transistor in semiconductor device
CN102044495B (zh) 制造具有掩埋栅极的半导体器件的方法
US8357577B2 (en) Manufacturing method of semiconductor device having vertical type transistor
KR20130023993A (ko) 반도체 소자 및 그 제조 방법
CN101393896A (zh) 快闪存储器的制造方法
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR101067875B1 (ko) 반도체 소자의 제조방법
US20120220115A1 (en) Method for fabricating semiconductor device
KR101139463B1 (ko) 반도체 소자의 제조 방법
CN113972212A (zh) 半导体装置
KR20120030730A (ko) 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR20140090447A (ko) 반도체장치 제조 방법
JP2009231565A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2006253547A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150211

Termination date: 20170126

CF01 Termination of patent right due to non-payment of annual fee