CN111554576B - 一种平坦化方法 - Google Patents

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Abstract

本发明公开一种平坦化方法,涉及半导体制造技术领域,以解决在平坦化过程中,由于研磨垫与多孔膜质之间的摩擦,在多孔膜质表面形成裂纹,降低产品良率的问题。该平坦化方法包括:提供一具有折叠部的基底,基底的表面具有位于折叠部的多孔膜质;去除多孔膜质,获得形成在折叠部的凹陷;在基底表面形成修复材料;对基底进行平坦化。

Description

一种平坦化方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种平坦化方法。
背景技术
在动态随机存储器(Dynamic Random Access Memory,缩写为DRAM)的制作过程中,因单元区域(Cell)形成有电容,使得单元区域(Cell)与核心区域(Peri)之间具有较高的段差。为了后续的图案化工艺,需要在单元区域(Cell)和核心区域(Peri)沉积氧化物(Oxide),以形成介质层,并采用化学机械研磨工艺(Chemical Mechanical Polishing,缩写为CMP)对介质层进行平坦化。
然而,在单元区域(Cell)和核心区域(Peri)沉积氧化物(Oxide)后,由于单元区域(Cell)与核心区域(Peri)之间存在较高的段差,且存在阶梯覆盖差异问题,因此,在对应单元区域(Cell)和核心区域(Peri)的交界区域,氧化物层容易出现多孔膜质。在此基础上,采用化学机械研磨(CMP)工艺对介质层进行平坦化的过程中,由于研磨垫与多孔膜质之间的摩擦,会在多孔膜质的表面产生裂纹,降低产品良率。即使在研磨头与多孔膜质的研磨面加入研磨液,效果也并不理想。
发明内容
本发明的目的在于提供一种平坦化方法,以降低平坦化后介质层产生裂纹的可能性。
为了实现上述目的,本发明提供一种平坦化方法。该平坦化方法包括:提供一具有折叠部的基底,基底的表面具有位于折叠部的多孔膜质;去除多孔膜质,获得形成在折叠部的凹陷;在基底表面形成覆盖凹陷的修复材料;对基底进行平坦化。
优选地,去除多孔膜质,包括:采用刻蚀方式去除多孔膜质。
优选地,刻蚀方式包括:干法刻蚀和/或湿法刻蚀。
优选地,修复材料的致密性大于多孔膜质的致密性。
优选地,提供一具有折叠部的基底,包括:提供一表面具有裂纹的衬底;在衬底的非裂纹位置的表面形成介质层。
优选地,介质层位于衬底裂纹的一侧。
优选地,介质层的厚度为
Figure BDA0002497254270000021
优选地,基底具有台阶状表面,台阶状表面包括高台阶部和低台阶部,折叠部位于低台阶部靠近高台阶部的位置。
优选地,高台阶部和低台阶部的高度差为
Figure BDA0002497254270000022
优选地,基底具有与高台阶部相应的单元区域以及与低台阶部相应的核心区域。
与现有技术相比,本发明提供的平坦化方法,由于基底的表面具有位于折叠部的多孔膜质,去除多孔膜质后,可在原来折叠部具有多孔膜质的位置形成凹陷。此时,相比于原来的折叠部的折叠程度,凹陷可以使得折叠部的折叠程度变得比较缓和,提升折叠部的阶梯覆盖特性。在此基础上,在基底表面形成修复材料,可以确保修复材料形成的膜层致密性有所增加,使得后续平坦化基底时,降低基底表面形成裂纹的可能性。例如:当基底含有介质层时,该介质层具有折叠部,采用本发明提供的平坦化方法对介质层进行处理,可以有效降低介质层平坦化后产生裂纹的可能性。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本发明的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为现有技术中由于高段差引起的在介质层折叠部形成多孔膜质的示意图;
图2为现有技术中在多孔膜质表面经过平坦化形成裂纹的示意图;
图3为现有技术中在多孔膜质表面经过平坦化形成裂纹的实物图;
图4为本发明实施例提供的平坦化方法的流程图;
图5为本发明实施例提供的具有自带的台阶状表面的基底;
图6为本发明实施例提供的在裂纹一侧形成介质层的基底;
图7为本发明实施例提供的多孔膜质示意图;
图8为本发明实施例提供的在衬底上形成介质层的基底示意图;
图9为本发明实施例提供的去除多孔膜质后的基底示意图;
图10为本发明实施例提供的在基底表面形成修复材料后的基底示意图;
图11为本发明实施例提供的平坦化后的基底示意图。
其中,图1-图2中:1.电容,2.介质层,21.高台阶部,22,低台阶部;
图5-图10中:1.电容,2.介质层,10.基底,110.高台阶部,120低台阶部,100.衬底,20.修复材料。
具体实施方式
以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图1示出了相关技术中由于高段差引起的在介质层折叠部形成多孔膜质的示意图,如图1所示,在DRAM动态随机存储器的单元区域(cell)形成电容1之后,由于电容制作的很高,使得单元区域与核心区域(Peri)之间具有高段差h,高段差h的范围为5000~50000。由于单元区域(cell)与核心区域(Peri)存在高段差h,因此,会在单元区域(cell)与核心区域(Peri)的交叠区域形成电容折叠部A。为了后续的图案化工艺,需要在单元区域(cell)和核心区域(Peri)沉积氧化物(Oxide),以形成介质层2,沉积的氧化物(Oxide)的厚度或者介质层2的厚度一般大于高段差h,例如:可以为高段差h的1.2倍左右。因为如果沉积的氧化物(Oxide)的厚度或者介质层2的厚度小于高段差h,那么对介质层2进行平坦化时,将容易损坏单元区域(cell)中电容1的顶电极。由于高段差h的原因,所以沉积氧化物(Oxide)后形成的介质层2也是具有高段差的台阶状表面。
如图1所示,台阶状表面可以包括高台阶部21和低台阶部22。高台阶部21和低台阶部22的交叠区域也形成有折叠部A1。但是因为介质层2在单元区域与核心区域的高段差区域阶梯覆盖性能差异,导致介质层2上的折叠部A1得膜质变得疏松多孔,本发明实施例将这部分膜质称为多孔膜质。
如图2所示,形成介质层2之后,需要对介质层2进行化学机械研磨,以实现平坦化处理,但是由于折叠部A1的膜质为多孔膜质,当研磨装置中的研磨垫对介质层2进行研磨时,因为摩擦会在折叠部A1的多孔膜质表面形成裂纹,降低产品良率。
图3示出了在多孔膜质表面平坦化后产生的裂纹图,很明显由于多孔膜质的疏松结构,研磨垫对多孔膜质进行研磨时,由于摩擦会在多孔膜质表面产生形状不规则的裂纹
针对上述技术问题,本发明实施例提供一种平坦化方法。图4示出了本发明实施例提供的平坦化方法的流程图,如图4所示,该平坦化方法包括:
步骤101,提供如图5或图6所示的基底10,该基底10具有折叠部A1,基底10的表面具有位于折叠部A1的多孔膜质。
图7示出了多孔膜质的结构示意图,如图7所示,此处的多孔膜质是一种广义上的多孔膜质,可以是具有缝隙、裂纹、微孔结构、疏松结构等特征的膜质。而上述特征的多孔膜质可以由任何原因产生。例如:在经过化学机械研磨工艺进行平坦化后,产生具有裂纹特征的膜质。又例如:因为台阶覆盖差异所产生的疏松孔状膜质。
示例性的,如图5所示,上述基底10可以具有自带的台阶状表面。台阶状表面包括高台阶部110和低台阶部120,折叠部A1位于低台阶部120靠近高台阶部110的位置。其中,高台阶部110和低台阶部120的高度差H为1000~2000。低台阶部120的高度大于高度差h,例如:可以为高度差h的1.2倍,当然也可以根据需要进行调整,如果低台阶部120的高度小于高段差h,那么对高台阶部110进行平坦化时,将容易损坏单元区域中电容1的顶电极。基底10还可以具有与高台阶部110相应的单元区域,与低台阶部120相应的核心区域。此时,低台阶部120靠近高台阶部110的位置为折叠部A1,该位置的膜质为多孔膜质。
示例性,如图6所示,也可以是在平坦化后发现衬底100表面出现裂纹特征,在衬底100的非裂纹位置表面形成介质层2,来获得基底10。此时,在介质层2和衬底100的交叠区域形成折叠部A1或者说台阶状表面。应理解的是,该介质层2可以位于衬底100裂纹的一侧。在实际应用中,介质层2在衬底100的位置也可以根据实际情况设定。
示例性的,如图6所示,介质层2的厚度或者介质层2表面与衬底100表面的高度差范围为
Figure BDA0002497254270000051
由于电容1具有高段差h,所以图6所示的衬底100的厚度大于高段差h,例如:可以为高段差h的1.2倍左右。当然,也可以根据需要进行调整。如果衬底100的厚度小于高段差h,那么对介质层2进行平坦化时,将容易损坏单元区域中电容1的顶电极。
示例性的,如图8所示,上述基底10还可以采用如下方式形成:在DRAM动态随机存储器中具有高段差h的单元区域和核心区域构成的衬底100表面沉积氧化物,使得在单元区域和核心区域形成介质层2,从而获得基底10。应理解的是,沉积氧化物的厚度或者介质层2的厚度大于高段差h,例如:可以为高段差h的1.2倍,当然也可以根据需要进行调整,介质层2的厚度如果小于高段差h,那么对介质层2进行平坦化时,将容易损坏单元区域中电容1的顶电极。由于单元区域和核心区域之间存在高段差h,因此使得在衬底100上沉积氧化物后形成的折叠部A1的膜质比较疏松,膜质间存在孔隙。因此如果直接对介质层2进行平坦化则会在多孔膜质表面形成裂纹,
针对图5、图6和图8提供的基底10,由于高端差h使得基底10在折叠部或者台阶状表面形成疏松多孔膜质,平坦化时容易形成裂纹,所以本发明实施例进行下面的步骤,以图6中提供的基底10为例进行说明。
步骤102,如图9所示,去除折叠部A1的多孔膜质,获得形成在折叠部A1的凹陷。
去除折叠部的方式多种多样,例如:可以采用刻蚀方式去除多孔膜质,应理解的是,刻蚀方式可以为干法刻蚀,或者湿法刻蚀,也可以采用干法刻蚀和湿法刻蚀相结合的方式,只要能够去除折叠部A1的多孔膜质即可。应理解的是,为了去除多孔膜质以形成凹陷状,优选为各向同性的湿法刻蚀,使得折叠部A1更为平缓,从而提高折叠部A1的阶梯覆盖特性。
可以理解的是,如图9所示,多孔膜质形成在折叠部A1的区域,可以在折叠区域A1的两个侧面,也可以在一个侧面形成多孔膜质。由于多孔膜质比较疏松,而且可能会有研磨时留下的裂纹。因此,去除折叠部A1的多孔膜质后,由于与多孔膜质相邻的非多孔膜质可以不需要去除的,所以凹陷可以仅位于折叠部A1原来存在多孔膜质的区域。当然,凹陷也可以根据实际去除的膜质位置发生一定的变化,此处并不严格限定。当折叠部A1处形成凹陷后,使得折叠部A1原来折叠比较严重的区域,折叠程度有所降低。
值得注意的是,如图9所示,在去除多孔膜质的过程中,由于工艺限制,可能会去除与多孔膜质相邻的少部分非多孔膜质或者少部分基底10。由于在后续过程中,这部分非多孔膜质或者少部分基底10在后续的平坦化工艺中也需要研磨掉,因此,在去除多孔膜质的过程中,去除与多孔膜质相邻的少部分非多孔膜质或者少部分基底10,并不影响后续的图案化工艺及产品的良率。
步骤103,如图10所示,在基底10表面形成覆盖凹陷的修复材料20。修复材料20的形成方式可以但不仅限于采用物理气相沉积(CVD)、化学气相沉积(PVD)、外延生长等方式。
应理解的是,可以在基底10的整个表面形成修复材料20,使修复材料20覆盖单元区域表面和核心区域表面,在单元区域和核心区域形成相同厚度的修复材料20。当然也可以单独在凹陷处形成修复材料20。修复材料20的厚度不需要太厚,只需将原有的多孔膜质的地方全部填充即可。
经过步骤102,基底10的折叠部A1变为凹陷状,所以在基底10表面形成覆盖凹陷的修复材料20后,同样会形成与折叠部A1对应的修复材料折叠部A2,但是沉积修复材料20后的修复材料折叠部A2更为平缓些。
应理解的是,经过刻蚀多孔膜质,使得折叠部A1变为凹陷状,比如将原有的直角折叠部变为凹陷状折叠部,降低了原有折叠部的折叠程度,具有凹陷的折叠部A1使得折叠程度更为平缓,提高折叠部A1的阶梯覆盖特性。因此,在基底10表面形成覆盖凹陷的修复材料20后,降低了修复材料折叠部A2处形成多孔膜质的可能性,而且沉积的修复材料20致密性又大于多孔膜质的致密性,增加了修复材料折叠部A2处膜质的致密性,使得修复材料折叠部A2处的膜质不会形成多孔膜质。所以在后续的化学机械研磨平坦化的过程中,研磨垫对修复材料折叠部A2的研磨不会产生裂纹。
步骤104,如图11所示,对基底10进行平坦化。如图10所示,可以先刻蚀去除大部分的修复材料20和介质层2,然后再采用化学机械研磨工艺对基底10进行平坦化。
如图10所示,经过步骤103可知在修复材料折叠部A2上不会形成多孔膜质,因此在利用化学机械研磨工艺进行平坦化时,研磨垫与修复材料折叠部A2摩擦时不会产生裂纹,提升了产品良率。
通过上述平坦化方法的具体实施过程可知,如图9-图10所示,本发明实施例中通过去除基底10中折叠部A1的多孔膜质后,会在折叠部A1处形成凹陷,改变了原有折叠部A1的折叠程度,使得折叠部A1变得更为平缓,提高了折叠部A1的阶梯覆盖特性,当在凹陷内形成修复材料20后,修复材料20在凹陷内的阶梯覆盖性比较好,且致密性比较高,因此,利用化学机械研磨工艺对基底10进行平坦化时,研磨装置中的研磨垫与修复材料折叠部A2摩擦时不会产生裂纹,提升了产品良率。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本公开的范围之内。

Claims (4)

1.一种平坦化方法,其特征在于,包括:
提供一具有折叠部的基底,所述基底具有台阶状表面,所述台阶状表面包括高台阶部和低台阶部,所述高台阶部和所述低台阶部的高度差为1000Å~2000Å,所述折叠部位于所述低台阶部靠近所述高台阶部的位置,所述基底的表面具有位于所述折叠部的多孔膜质;
采用刻蚀方式去除所述多孔膜质,获得形成在所述折叠部的凹陷;
在所述基底表面形成覆盖所述凹陷的修复材料;
对所述基底通过化学机械研磨工艺进行平坦化。
2.根据权利要求1所述的平坦化方法,其特征在于,所述刻蚀方式包括:干法刻蚀和/或湿法刻蚀。
3.根据权利要求1所述的平坦化方法,其特征在于,所述修复材料的致密性大于所述多孔膜质的致密性。
4.根据权利要求1所述的平坦化方法,其特征在于,所述基底具有与
所述高台阶部相应的单元区域以及与所述低台阶部相应的核心区域。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200402773A (en) * 2002-06-14 2004-02-16 Trikon Technologies Ltd Dielectric film
CN101393868A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 半导体晶圆制造中金属间介质填充方法
CN102044495A (zh) * 2009-10-09 2011-05-04 海力士半导体有限公司 制造具有掩埋栅极的半导体器件的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009482A (ko) * 1998-07-24 2000-02-15 윤종용 웨이퍼의 금속 절연막 형성 방법
KR20030054672A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20030054673A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100680953B1 (ko) * 2004-12-27 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 도전 플러그 형성방법
KR20080099727A (ko) * 2007-05-10 2008-11-13 주식회사 하이닉스반도체 반도체 소자 제조 방법
US8017493B2 (en) * 2008-05-12 2011-09-13 Texas Instruments Incorporated Method of planarizing a semiconductor device
CN110473829B (zh) * 2019-08-29 2023-09-15 上海华力集成电路制造有限公司 层间膜的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200402773A (en) * 2002-06-14 2004-02-16 Trikon Technologies Ltd Dielectric film
CN101393868A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 半导体晶圆制造中金属间介质填充方法
CN102044495A (zh) * 2009-10-09 2011-05-04 海力士半导体有限公司 制造具有掩埋栅极的半导体器件的方法

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