KR20020072293A - 반도체 웨이퍼의 개선된 균일성을 달성하기 위한 평탄화방법 - Google Patents

반도체 웨이퍼의 개선된 균일성을 달성하기 위한 평탄화방법 Download PDF

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Abstract

마스크/에칭 단계 없이 반도체 웨이퍼 상의 유전체 층을 평탄화하는 본 발명에 따른 방법은 기판의 트렌치 영역에 형성된 트렌치를 갖는 반도체 웨이퍼를 제공하고, 반도체 웨이퍼에 유전체 층을 형성하여 트렌치를 충진하며 이로 인해 웨이퍼의 편평한 면에 업 특징 구조물이 형성되는 것을 포함한다. 반도체 웨이퍼의 가장자리 부가 폴리싱되어 반도체 웨이퍼의 가장자리 부 근방의 유전체 층의 일부를 제거한다. 단일의 폴리싱 공정으로 트렌치 영역과 업 특징 구조물을 평탄화하기 위해, 유전체 층은 단일의 비적층 폴리싱 패드와 슬러리를 채용하여 반도체 웨이퍼 전체에 대해 폴리싱되어, 폴리싱 프로세스에서 업 특징 구조물을 감소시키기 위한 마스크/에칭 공정이 불필요하게 된다.

Description

반도체 웨이퍼의 개선된 균일성을 달성하기 위한 평탄화 방법{PLANARIZATION PROCESS TO ACHIEVE IMPROVED UNIFORMITY ACROSS SEMICONDUCTOR WAFERS}
반도체 소자는 기판의 표면에 증착된 재료층을 프로세스하는 것에 의해 제조된다. 이러한 프로세스중 하나는 상면을 평탄화하여 그것을 제거하거나 평평하게 하는 것을 포함한다. 그러나, 평탄화 기술은 웨이퍼의 상면 전체에 걸쳐 항상 일정한 것이 아니고 평탄화되어야 할 층 하부에 기형성된 소자의 타입과 밀도에 따라 달라진다. 평탄화 프로세스를 보다 균일하게 하기 위해 전처리 공정이 채용될 수도 있다. 일 예로, 선택된 영역의 재료를 제거하여 평탄화되어야 할 층을 보다 균일하게 하기 위해, 마스크 프로세스와 에칭 프로세스가 채용된다. 예를 들어, 분리 영역(isolation region)을 형성하기 위한 한 가지 방법은 보이드(void) 없는 충진용 산화물의 증착 공정, 큰 구조물 상의 산화물을 제거하는 것에 의해 평탄화를 돕는 마스크/에칭 공정, CMP(Chemical Mechanical Polish)를 이용한 막의 제거 및평탄화 공정을 포함한다.
마스크/에칭 프로세스가 갖는 한 가지 문제점은 마스크 프로세스를 하는데 많은 비용이 소요된다는 것이다. 에칭될 필요가 있는 영역과 에칭되지 않는 영역을 갖는 에칭 마스크가 현상되어야 한다. 마스킹 공정, 리쏘그라피 공정, 에칭 공정은 처리 시간과 재료를 필요로 한다. 이것에 의해, 평탄화를 위한 전처리 공정의 장점이 감소되며, 특히 0.25 이하 미크론 기술(sub 0.25 micron technology)에서 감소된다. 그러나, 고밀도 플라즈마로 증착되고 현재의 CMP 소비재를 갖는 막을 채용하는 경우 개선된 평탄성의 균일성이 훼손되기 때문에, 마스킹 공정을 생략하는 것은 일반적으로 불가능한 것으로 여겨진다.
그러므로, 전처리 공정, 예를 들어 평탄화 전에 유전체 층을 마스킹하고 에칭하는 공정없이 전체적으로 향상된 균일성으로 유전체 층을 증착하고 평탄화시키는 방법이 요구된다.
본 발명은 반도체 제조에 관한 것으로, 특히 단일 프로세스 공정으로 증착된 막을 평탄화시키는 방법에 관한 것이다.
도 1은 본 발명에 따른 마스크/에칭 공정 없는 웨이퍼 평탄화 방법을 도시하는 흐름도이다.
도 2는 본 발명에 따라 평탄화될 수 있는 반도체 웨이퍼의 평면도이다.
도 3은 본 발명에 따라 트렌치가 형성된 기판의 단면도이다.
도 4는 본 발명에 따라 트렌치에 유전체 층이 충진된 도 3의 기판의 단면도이다.
도 5는 본 발명에 따라 다른 폴리싱 속도를 갖는 두 개의 유전체 층을 갖는 도 3의 기판의 단면도이다.
도 6은 종래의 폴리싱 패드의 단면도이다.
도 7은 종래의 업 특징 구조물을 에칭하는 마스크를 포함하는 유전체 층을 갖는 기판의 단면도이다.
도 8은 종래의 기술에 따른 에칭한 후의 도 7의 기판의 단면도이다.
도 9는 본 발명에 따른 가장자리 폴리싱을 설명하기 위한 폴리싱 헤드 장치의 단면도이다.
본 발명에 따른 마스크/에칭 공정없이 반도체 웨이퍼 상의 유전체 층을 평탄화하는 방법은 기판의 트렌치 영역에 형성된 트렌치를 갖는 반도체 웨이퍼를 제공하는 단계와 반도체 웨이퍼에 유전체 층을 형성하여 트렌치를 충진시킴으로써 웨이퍼의 평탄면 상에 업 특징구조물(Up Feature)을 형성하는 단계를 포함한다. 반도체 웨이퍼의 가장자리부가 폴리싱되어 반도체 웨이퍼의 가장자리부 부근의 유전체 층의 일부가 제거된다. 유전체 층은 단일의 폴리싱 공정으로 업 특징 구조물과 트렌치 영역을 평탄화하기 위해 단일의 비적층 폴리싱 패드와 슬러리를 사용하여 반도체 웨이퍼 전체에 대해 폴리싱되므로, 업 특징 구조물을 감소시키기 위한 마스크/에칭 공정이 폴리싱 프로세스에서 생략된다.
마스크/에칭 공정을 실행하지 않는 반도체 웨이퍼 상에 유전체 층을 평탄화하는 본 발명에 따른 다른 방법은 제 1 영역과 제 2 영역을 갖는 반도체 웨이퍼를 제공하는 것을 포함한다. 제 1 영역은 반도체 웨이퍼의 기판에 형성된 트렌치를 포함한다. 반도체 웨이퍼 상에 유전체 층을 증착/스퍼터링하는 것에 의해, 트렌치가 충진되고 제 2 영역에 업 특징 구조물이 형성된다. 유전체 층의 스퍼터링은 제 1 영역의 유전체 층의 높이와 제 2 영역의 유전체 층의 높이 사이에 균일성을 제공하기 위해 트렌치가 충진된 후, 조절된다. 반도체 웨이퍼의 가장자리부는 폴리싱되며, 폴리싱하는 동안 웨이퍼의 가장자리부에 대해 편향력(bias force)을 인가하는 것에 의해, 유전체 층의 일부가 제거된다. 폴리싱은 단일의 비적층 폴리싱 패드와 슬러리에 의해 실행된다. 유전체 층은 단일의 비적층 폴리싱 패드와 슬러리를 사용하여 반도체 웨이퍼 전체에 거쳐 폴리싱되어, 폴리싱 공정에서 마스크 공정과 에칭 공정을 실행하는 일 없이 제 1 영역과 제 2 영역의 유전체 층이 평탄화된다.
마스크/에칭 공정을 실행하지 않는 반도체 웨이퍼 상의 유전체 층을 평탄화하는 본 발명에 따른 또 다른 방법은 반도체 웨이퍼의 기판에 형성된 트렌치를 포함하는 어레이 영역을 갖는 반도체 웨이퍼를 제공하는 것과 반도체 웨이퍼 상의 제 1 산화물 층을 증착/스퍼터링하여 트렌치를 충진시켜 트렌치 분리 영역을 형성하는것을 포함한다. 제 1 산화물 층의 경우와는 다른 바이어스 파워로 제 1 유전체 층 상의 제 2 산화물 층을 증착/스퍼터링하는 것에 의해, 어레이 영역에 대한 제 1 산화물 층과 제 2 산화물 층의 조합된 높이가 업 특징 구조물에 대한 제 1 산화물 층과 제 2 산화물 층의 조합된 높이에 더 근접하게 된다. 반도체 웨이퍼의 가장자리부가 폴리싱되고, 폴리싱되는 동안 웨이퍼의 가장자리부에 대해 바이어스 력을 인가하는 것에 의해 제 1 및 제 2 산화물 층의 일부가 제거된다. 폴리싱은 단일의 비적층 폴리싱 패드와 슬러리에 의해 실행된다. 유전체 층은 단일의 비적층 폴리싱 패드와 슬러리를 사용하여 반도체 웨이퍼 전체에 거쳐 폴리싱되어, 폴리싱 공정에서 마스크 공정과 에칭 공정을 실행하는 일 없이 제 1 및 제 2 산화물 층이 평탄화된다.
또 다른 방법으로, 가장자리부를 폴리싱하는 단계는 폴리싱하는 동안 폴리싱 패드를 갖는 웨이퍼의 가장자리부에 대해 편향력을 인가하는 단계를 포함할 수도 있다. 폴리싱 패드는 우레탄 폴리싱 패드를 포함할 수도 있다. 유전체 층을 형성하는 단계는 유전체 층을 증착/스퍼터링하여 보이드 없는 트렌치 충진을 제공하는 단계를 포함할 수도 있다. 슬러리는 흄드 실리카 파티클 슬러리(fumed silica particle slurry)를 포함할 수도 있다. 유전체 층을 형성하는 단계는 산화물 층을 증착하는 단계를 포함할 수도 있다. 유전체 층을 형성하는 단계는 두 개의 유전체 층을 형성하여 두 개의 층 중 적어도 하나에 대해 증착 프로세스를 바이어스시키는 것에 의해, 트렌치 영역과 편평한 특징 구조물 사이의 유전체 층의 볼륨 차이를 감소시키는 단계를 포함할 수도 있다. 이런 방법은 두 개의 유전체 층의 폴리싱 속도를 조절하는 단계를 포함할 수도 있다. 유전체 층을 증착시키는 단계는 고밀도 플라즈마(HDP:high-density plasma) 증착을 사용하여 산화물 층을 증착하는 단계를 포함할 수도 있다.
또 다른 방법으로, 제 1 산화물 층 및/또는 제 2 산화물 층을 증착하는 단계는 고밀도 플라즈마 프로세스에 의해 제 1 산화물 층을 증착하는 단계를 포함할 수도 있다. 이런 방법은 제 1 및 제 2 산하물 층의 폴리싱 속도를 조절하는 단계를 포함할 수도 있다. 제 1 산화물 층에 대한 바이어스 파워는 제 2 산화물 층에 대한 바이어스 파워보다 더 높은 것이 바람직하다.
이러한 본 발명의 목적, 특징, 장점들은 이하 첨부된 도면을 참조하면서 상세하게 설명될 실시예에 의해 명확하게 될 것이다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
본 발명은 반도체 제조 방법, 특히 단일의 공정으로 유전체 층을 평탄화하기 위한 방법을 제공한다. 본 발명은 마스크/에칭 공정없이 구조물, 예를 들어 분리영역을 형성하기 위한 증착과 폴리싱의 새롭고 유용한 방법을 포함한다. 따라서, 시간과 비용의 절감을 포함하는 여러가지 장점이 있다.
바람직한 일 실시예에 있어서, 0.25 미크론 이하로 증착된 막 또는 층에 얕은 트렌치 분리(shallow trench isolation)를 형성하기 위한 방법은, 어레이 영역의 산화물 볼륨이 증가하고 어레이 영역의 산화물의 폴리싱 속도가 감소하도록, 얕은 트렌치 분리 산화물 충진의 증착/스퍼터 율을 조정하는 것을 포함한다. 본 실시예에서는 폴리싱이 강성의 폴리싱 테이블에 직접 부착된 경질의 우레탄 패드 또는 이와 등가물 상에서 실행되도록, 웨이퍼의 폴리싱 속도의 전체적인 균일성을 조정하는 것을 고려하였다. 균일성의 조정은 디척킹(de-chucking) 작업을 위해 설계된 플레이트를 통해 힘을 인가하거나 캐리어, 캐리어 막을 형성시키는 것에 의해 웨이퍼 후면의 접촉 점을 통해 웨이퍼 둘레에 압력을 인가함으로써 달성된다. 그 후, CMP는 흄드 실리카 슬러리를 사용하여 웨이퍼에 실행되는 것이 바람직하다. 이하, 다른 실시예에 대해서 상세하게 설명한다. 본 발명은 기판에 형성된 트렌치 분리 영역을 중심으로 설명될 것이다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도면에 있어서 동일 부호는 유사 또는 동일한 부품을 나타내며, 도 1에는 본 발명에 따른 유전체 층을 증착, 평탄화하는 방법에 대한 흐름도가 도시되어 있다. 블럭(10)에서, 반도체 웨이퍼(100)(도 2 참조)가 제공된다. 도 2에 도시되어 있는 바와 같이, 반도체 웨이퍼(100)는 칩(102), 예를 들어 동적 램(DRAM: Dynamic Random Access Memory), 정적 램(SRAM: Static Random Access Memory), 주문형 집적회로(ASIC: Application Specific Intergrated Circuit), 논리 칩 또는 다른 반도체 칩을 포함할 수도 있다. 웨이퍼(100)는 영역(101)을 포함하며, 이들은 웨이퍼(100)의 가장자리 근방에 위치하기 때문에 칩을 포함하지 않는다. 웨이퍼(100)는 단결정 실리콘으로 부터 형성되는 것이 바람직하다.
도 1 및 도 3를 참조하면, 블럭(12)(도 1 참조)에서, 웨이퍼(100)는 종래의 에칭 기술을 사용하여 트렌치(104) 같은 표면 특징 구조물(surface features)이 기판(106)에 형성되도록 처리된다. 트렌치(104)는 하드 마스크(hard mask)(도시하지 않음)와 비등방성 드라이 에칭, 예를 들어 반응성 이온 에칭을 이용하여 하드 마스크에 따라 기판(106) 상에 또는 그 안에 형성된다. 블럭(12)에서, 트렌치(104)는기판(106)에 형성된 소자를 분리하기 위해 채용된 얕은 트렌치 분리 영역 같은 분리 영역용으로 형성된다.
블럭(14)에서, 분리 영역은 유전체 물질(108)(도 4와 도 5 참조)을 증착시키는 것에 의해 형성된다. 유전체 물질(108)은 산화물을 포함하는 것이 바람직하며, 더욱 바람직하게는 고밀도 산화물을 포함한다. 고밀도 산화물은 고밀도 플라즈마 증착 프로세스를 이용하여 형성될 수도 있다. 일 실시예로서, 얕은 트렌치 분리 영역은 유전체 물질(108)로 트렌치(104)를 충진시키는 것에 의해 형성된다. 기판(106)의 상면은 소자(100)를 패터닝 또는 프로세싱하기 위한 패드 산화물 층, 패드 질화물 층 또는 다른 유전체 층과 같은 층(도시하지 않음)에 의해 덮힐 수도 있다.
바람직한 실시예에 있어서, 도 4에 도시되어 있는 바와 같이, 유전체 물질(108)은 유전체 층(110)을 형성한다. 메모리 어레이에 얕은 트렌치 분리 영역을 채용하는 반도체 메모리에 있어서, 유전체 층(110)은 어레이 영역의 유전체 물질(108)(예를 들어 산화물)의 볼륨(예를 들어 두께)이 트렌치 충진을 위해 증가하도록 조정된다. 증착/스퍼터 율은 우선 보이드없는 트렌치 충진(예를 들어 보다 많은 스퍼터링)을 제공하도록 조정된 후, 어레이 영역의 볼륨이 감소(예를 들어 보다 작은 스퍼터링)하도록 조정된다. 이것에 의해, 어레이와 비 어레이 영역간의 볼륨 차이가 감소되기 때문에 폴리싱할 때 균일성이 더욱 향상된다. 바람직하게는, 이러한 조정은 유전체 물질(108)을 증착하는 동안 실행된다. 바람직한 일 실시예에 있어서, 유전체 물질(108)의 증착은 이하에서 설명하는 바와 같이 폴리싱속도를 조정하기 위해 층에 실행된다. 증착은 고밀도 플라즈마(HDP: High-Density Plasma) 증착을 포함할 수도 있다.
도 5를 참조하면, 웨이퍼(100)에 대해 보다 균일한 평탄화 면을 만들기 위해, 다층 막 (110')이 형성될 수도 있다. 막(110')은 어레이에 증착된 산화물의 폴리싱 속도와 볼륨을 변경하는 고밀도 플라즈마 증착법을 사용하여 증착될 수 있는 적어도 두 개의 층(111, 113)을 포함한다. HDP 프로세스는 증착과 스퍼터를 동시에 이용하며 이로 인해 기하학적 형상의 코너에서 스퍼터 속도는 편평한 특징 구조물에서 보다 훨씬 더 빠르다.
이러한 코너 스퍼터링은 막이 매우 좁은 공간 내에 증착물을 가두지 못하도록하여, 고품질의 보이드없는 막을 생성한다. 그러나, 이러한 프로세스로 인해, 도 4와 도 5에 도시된 크고 에칭되지 않은 업 특징 구조물 영역(102)과 비교하여 어레이 영역에서 산화물 볼퓸에 있어서의 매우 큰 차이가 나타나게 된다. 업 특징 구조물(102)은 크고 편평한 특징 구조물이 생기는 영역 또는 어레이에 인접하는 영역에 형성된다. 예를 들어, 큰 업 특징 구조물은 칩(102) 사이의 스크라이브 라인(scribe line) 또는 절단 자국(kerf)를 포함한다(도 2 참조).
층(111), (113)을 갖는 유전체 층(110')은 이하에서 설명하는 바와 같이 폴리싱 공정 동안 개선된 어레이 보호를 위해 제공되는 것이 바람직하다. 플라즈마 챔버에서의 증착 동안 고주파 바이어스가 웨이퍼의 축받이(pedestal)를 통해 인가되어, 기판(106)의 트렌치(104) 코너에서 스퍼터 속도에 영향을 주며, 따라서 큰 업 특징 구조물에서의 산화물 볼륨에 대한 조밀한 영역에서의 산화물 볼륨의 비율에도 영향을 준다. 두 층, 즉 제 1 층(층 111)을 보이드없는 충진을 위해 더 높은 바이어스에서, 제 2 층(층 113)은 낮은 바이어스 또는 바이어스 없는 상태에서 증착시키는 것에 의해, 큰 업 특징 구조물에 대한 조밀한 영역에 있어서의 산화물 볼륨의 비율이 조정될 수 있다. 낮은 바이어스 또는 바이어스 없는 층은 높은 바이어스 층의 볼륨보다 더 낮은 볼륨의 재료를 포함하는 것이 바람직하다. 트렌치의 상부를 충진하는 낮은 바이어스 또는 바이어스 없는 층을 제공하기 위해 증착 프로세스를 조정하는 것은 추가의 어레이 보호를 고려한 것이다. 어레이 영역의 유전체 물질의 상면과 업 특징 구조물 사이의 볼륨 차이가 감소되어, 어레이 영역을 오버 폴리싱(over polishing)할 염려가 줄어든다. 층(111), (113)도 서로 다른 폴리싱 속도로 폴리싱될 수도 있다. 예를 들어, 층(113)은 층(111)보다 낮은 폴리싱 속도로 폴리싱될 수도 있다.
일 실시예로, 고밀도 플라즈마 증착/스퍼터링이 사용되어 대략 3200Å의 두께를 갖는 층(111)과 대략 1500Å의 두께를 갖는 층(113)이 증착되어, 보다 양호한 높이 균일성이 달성된다. 이러한 보다 양호한 높이 균일성은 업 특징 구조물과 어레이의 높이 사이에서 적어도 25% 정도 종래 기술보다 개선된다. 다른 실시예로, 층(111)은 대략 2500W와 대략 2700W 사이의 바이어스로 증착되고, 층(113)은 대략 900W와 대략 1100W 사이의 바이어스로 증착된다. 폴리싱은 흄드 실리카 파티클로 다음의 조건하에서 실행되는 것이 바람직하다. 즉, 플래튼(platen)에 대해 60 내지 120 RPMS, 3 내지 6 PSI의 압력, 캐리어에 대해 60 내지 120 RPMS의 조건에서 실행되는 것이 바람직하다.
종래의 폴리싱 프로세스에 있어서, CMP는 도 6에 도시되어 바와 같이 소프트 패드(53)(펠트 패드) 상에 적층된 경질의 우레탄 패드(51)를 채용한다. 상부 패드(51)는 평탄화를 위한 것이고, 하부 패드(53)는 균일성을 위한 것이다. 소프트 하부 패드(53)(펠트)는 균일성 개념을 만족시켜야 한다. 그러나, 통상 소프트 패드를 사용하는 것은 평탄화를 저감시킨다. 이것은 도 7에 도시되어 있는 바와 같이, 어레이 또는 조밀한 영역(57)을 오버 폴리싱하는 일 없이 크고 편평한 업 특징 구조물(55)로부터 모든 산화물을 제거하는 것이 불가능하다는 것에 기인한다. 업 특징 구조물(55)은 기판(47) 표면 상의 유전체 층(49)의 천이 위치(transition location)에 생긴다. 참고자료로서 여기에 언급하는 미국특허공보 제 5,880,077호에 개시되어 있는 바와 같이, 현재의 기술은 마스크(59)와 에칭 공정을 채용하여, 도 8에 도시되어 있는 바와 같이, 큰 업 특징 구조물 영역(61)의 산화물 두께 또는 볼륨을 감소시키므로 CMP가 가능하다.
본 발명에 따르면, 마스크/에칭 공정을 수행하지 않고도 유전체 층(110)의 전반적인 균일성을 향상시킨다. 도 1의 블럭(16)에서, 웨이퍼의 폴리싱 속도는 전체적으로 동일하다. 이러한 폴리싱 속도의 균일성을 제공하는 한 가지 방법은 다음의 것을 포함한다.
블럭(18)에서, 가장자리 폴리싱은 이후의 단일의 패드 폴리싱으로 인해 발생할 수도 있는 불균일한 폴리싱을 보완하기 위해 실행된다. 이것은 도 9에 도시되어 있는 바와 같은 일 예의 셋업을 제공하는 것에 의해 실행된다.
도 9를 참조하면, 일 실시예로서, 가장자리 폴리싱은 단일의 비적층패드(202)로 인해 발생할 수도 있는 불균일한 폴리싱을 보완하기 위해 실행된다. 패드(202)에는 예를 들어 내마모 면 또는 우레탄과 같은 내마모 물질이 마련될 수도 있다. 패드(202)는 폴리싱 테이블(204)에 직접적으로 부착되는 것이 바람직하며, 균일성의 조정은 웨이퍼(100) 후방의 하나 이상의 점촉점(208)을 통해 웨이퍼 둘레(206)에 압력을 인가하는 것에 의해 달성될 수 있다.
가장자리 폴리싱은 단일의 하드 패드가 웨이퍼의 가장자리 부 근방에서 폴리싱되지 않은 영역을 남길 수도 있기 때문에 실행된다. 가장자리 폴리싱은 웨이퍼(100)의 가장자리 부로부터 대략 3mm 내지 20mm 사이의 간격에 대해 실행되는 것이 바람직하다. 웨이퍼(100)와의 접촉은 웨이퍼의 가장자리 부에 힘을 인가하거나 캐리어, 캐리어 막을 포함할 수도 있는 인터페이스(210)를 형성시키는 것에 의해 달성될 수도 있다. 인터페이스(210)는 웨이퍼를 인터페이스(210)에 연결하기 위한 폴리싱 멤브레인(203)을 포함한다.
내측 튜브(214)는 블럭(16)(도 1 참조)에서의 가장자리 폴리싱 공정을 실행하기 위해 포함될 수도 있다. 내측 튜브(214)는 접촉점(208)에 힘을 인가하여 가장자리 폴리싱 속도를 개선하는데 활용되는 탄성 재료를 포함한다. 리테이닝 링(retaining ring, 218)은 웨이퍼(100)을 둘러싸기 위해 채용되어 폴리싱하는 동안 그의 위치를 유지시킨다. 플레이트(220)는 내측 튜브(214)를 지지한다. 일 실시예로, 내측 튜브(214)는 웨이퍼(100)에 보다 큰 힘을 인가하기 위해 팽창될 수 있다. 이러한 헤드 설계로 내측 튜브(214)는 웨이퍼(100)를 폴리싱 패드(202)로부터 디척킹(즉, 리프팅)하는데 사용된다. 바람직하게는 구멍이 뚫린 플레이트(205)를 통해 웨이퍼(100)를 가압하는 것에 의해 내측 튜브(214)는 웨이퍼(100)의 가장자리 부에서 국부적으로 에칭 속도를 증가시킴으로써 가장자리 폴리싱에 영향을 줄 수 있다.
웨이퍼(100)에는 그의 가장자리 부의 물질을 제거하기 위해 가장자리 폴리싱이 실행된다. 블럭(18)에서 가장자리 폴리싱 공정을 실행하는 것에 의해, 충분한 균일성이 얻어질 수 있어 단일의 비적층 패드(202)로 폴리싱할 수 있다.
블럭(20)에서, CMP등과 같은 폴리싱 공정이 실행된다. 블럭(18)의 가장자리 폴리싱 공정으로 인해, 단일의 패드, 예를 들어 IC1000 패드가 블럭(20)에서 사용가능하게 된다. 블럭(20)에서, 단일의 비적층 하드 패드(202)를 사용하여 웨이퍼(100)의 상면을 더욱 폴리싱한다. 패드(202)는 가장자리 폴리싱 동안 제공된 연속적인 가장자리 바이어스 없이 사용된다. 패드(202)에는 예를 들어 우레탄과 같은 내마모재 또는 내마모 표면이 마련될 수도 있다. 바람직한 실시예로서, 패드는 유전체 층(110)을 충분히 평탄화시키기 위해 흄드 실리카 슬러리와 함께 채용되어 어레이를 과도하게 폴리싱하는 일 없이 큰 업 특징 구조물 상의 모든 산화물을 제거한다. 흄드 실리카 슬러리는 바람직하게는 Cabot사의 제품인 D7000을 포함할 수도 있다. 다른 실시예로, 패드(202)는 Rodel사의 단일(비적층) IC1000을 포함할 수도 있다. 소프트 패드는 필요하지 않다. 흄드 실리카 슬러리와 조합된 단독의 IC1000 패드는 마스크/에칭 공정없이도 큰 특징 구조물로부터 산화물을 제거하기에 충분한 평탄화를 제공한다.
본 발명의 공정들의 조합에 의해 마스킹/에칭 공정이 없는 제조가 가능하다.본 발명의 바람직한 실시예의 특징은 다음과 같은 것들이 있다.
즉, 1) 패드 아래의 소프트 펠트를 사용하지 않고 전체적인 균일성을 얻을 수 있도록, CMP 전에 가장자리 폴리싱 공정을 이용한다. 이로 인해, 테이블 표면 상에서 직접 경질의 우레탄 패드를 사용할 수 있게 되어 평탄화를 대폭적으로 개선시킨다.
2) 콜로이드 실리카가 아닌 흄드 실리카 파티클을 사용하여 평탄화를 더욱 향상시킨다.
3) 다층 HDP 증착을 실행하여 어레이에서 산화물 볼륨을 증가시킨다.
본 발명에 의하면, 웨이퍼당 20달러 이상의 비용 뿐만 아니라 3일 이상의 제조 사이클 시간에 해당하는 마스크/에칭 공정에 소요되는 시간을 절약할 수 있다.
이상의 본 발명의 바람직한 실시예에서는 반도체 웨이퍼에 대해 개선된 균일성을 달성하기 위한 평탄화 프로세스(이것은 예시적인 것에 불과하며 여기에 한정되는 것은 아니다)에 대해 기술하였지만, 상기 설명에 비추어 당업자에 의해 다양한 수정 및 변경이 가능하다. 그러므로, 부가된 청구범위에 의한 발명의 범위 및 정신을 벗어나지 않는 범위 내에서 기재된 본 발명의 다양한 실시예는 변경될 수 있음은 물론이다. 따라서, 이상의 본 발명은 특허법에 의해 요구되는 바에 따라 상세하고 명확하게 기재되었으며, 이하의 청구범위에서 주장하고 보호 받기를 원하는 발명에 대해 설명한다.

Claims (23)

  1. 마스크/에칭 공정없이 반도체 웨이퍼 상의 유전체 층을 평탄화하는 방법에 있어서,
    기판의 트렌치 영역에 형성된 트렌치를 갖는 반도체 웨이퍼를 제공하는 단계,
    상기 반도체 웨이퍼 상에 유전체 층을 형성하여 트렌치를 충진하며, 이로 인해 상기 웨이퍼의 편평한 면 상에 업 특징 구조물이 형성되는 단계,
    상기 반도체 웨이퍼의 가장자리 부를 폴리싱하여 상기 반도체 웨이퍼의 가장자리 부 근방의 상기 유전체 층의 일부를 제거하는 단계,
    단일의 비적층 폴리싱 패드와 슬러리를 사용하여 상기 반도체 웨이퍼 전체에 대해 상기 유전체 층을 폴리싱하여 단일 단계으로 업 특징 구조물 및 트렌치 영역에 대해 상기 유전체 층을 평탄화하여, 폴리싱 프로세스에서 상기 업 특징 구조물을 감소시키기 위한 마스크/에칭 단계을 불필요하게 하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 가장자리 부 폴리싱 단계는 폴리싱하는 동안 폴리싱 패드를 갖는 상기 웨이퍼의 가장자리 부에 바이어스 력을 인가하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  3. 제 2 항에 있어서,
    상기 폴리싱 패드는 우레탄 폴리싱 패드를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 유전체 층 형성 단계는 상기 유전체 층을 증착/스퍼터링하여 보이드없는 트렌치 충진을 제공하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 슬러리는 흄드 실리카 파티클 슬러리를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 유전체 층 형성 단계는 산화물 층을 증착시키는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 유전체 층 형성 단계는 2개의 유전층을 형성하여 상기 2개의 층 중 적어도 하나에 대해 증착 프로세스를 바이어스시키는 것에 의해, 상기 트렌치 영역의 유전체 층과 상기 편평한 특징 구조물 상의 유전체 층 사이의 볼륨 차이를 저감시키는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  8. 제 7 항에 있어서,
    상기 2개의 유전체 층의 폴리싱 속도를 조정하는 단계를 더 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  9. 제 1 항에 있어서,
    상기 유전체 층 증착 단계는 고밀도 플라즈마(HDP: High Density Plasma)를 증착을 이용하여 산화물 층을 증착시키는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  10. 마스크/에칭 공정없이 반도체 웨이퍼 상의 유전체 층을 평탄화시키는 방법에 있어서,
    그의 기판에 형성된 트렌치를 갖는 제 1 영역과 제 2 영역을 포함하는 반도체 웨이퍼를 제공하는 단계,
    상기 반도체 웨이퍼 상의 유전체 층을 증착/스퍼터링하여 상기 트렌치를 충진하며, 이로 인해 상기 제 2 영역에 업 특징 구조물이 형성되는 단계,
    상기 트렌치가 충진된 후, 상기 유전체 층의 스퍼터링을 조정하여 상기 제 1 영역의 유전체 층의 높이와 상기 제 2 영역의 유전체 층의 높이 사이에 균일성을 제공하는 단계,
    상기 반도체 웨이퍼의 가장자리 부를 폴리싱하고, 폴리싱하는 동안 상기 웨이퍼의 가장자리 부에 대해 편향력을 인가하는 것에 의해 상기 유전체 층의 일부를 제거하는 단계,
    단일의 비적층 폴리싱 패드와 슬러리를 사용하여 상기 반도체 웨이퍼 전체에 대해 상기 유전체 층을 폴리싱하여 상기 제 1 영역과 제 2 영역을 평탄화하여, 폴리싱 프로세스에서 마스크/에칭 단계을 불필요하게 하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  11. 제 10 항에 있어서,
    상기 단일의 비적층 폴리싱은 우레탄 폴리싱 패드를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  12. 제 10 항에 있어서,
    상기 슬러리는 흄드 실리카 파티클 슬러리를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  13. 제 10 항에 있어서,
    유전체 층을 증착/스퍼터링하는 상기 단계는 산화물 층을 증착/스퍼터링하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  14. 제 10 항에 있어서,
    유전체 층을 증착/스퍼터링하는 상기 단계는 2개의 유전체 층을 형성하여 상기 2개의 층 중 적어도 하나에 대해 증착 프로세스를 바이어스시키는 것에 의해 상기 제 1 영역과 상기 제 2 영역 사이의 유전체 물질의 볼륨 차이를 감소시키는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  15. 제 14 항에 있어서,
    상기 2개의 유전체 층의 폴리싱 속도를 조정하는 단계를 더 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  16. 제 10 항에 있어서,
    유전체 층을 증착하는 상기 단계는 고밀도 플라즈마(HDP) 증착법을 이용하여 산화물 층을 증착시키는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  17. 마스크/에칭 단계없이 반도체 웨이퍼 상의 유전체 층을 평탄화하는 방법에 있어서,
    그의 기판에 형성된 트렌치를 갖는 어레이 영역을 포함하는 반도체 웨이퍼를 제공하는 단계,
    상기 반도체 웨이퍼 상에 제 1 산화물층을 증착/스퍼터링하여 상기 트렌치를 충진하며, 이로 인해 트렌치 분리 영역을 형성하는 단계,
    상기 제 1 산화물 층과 다른 바이어스 파워에서 상기 제 1 유전체 층 상에 제 2 산화물 층을 증착/스퍼터링하여, 상기 어레이 영역에 대한 상기 제 1 및 제 2 산화물 층의 조합된 높이가 업 특징 구조물을 위한 상기 제 1 및 제 2 산화물 층의 조합된 높이에 보다 근접되도록 하는 단계,
    상기 반도체 웨이퍼의 가장자리 부를 폴리싱하고, 폴리싱하는 동안 상기 웨이퍼의 가장자리 부에 대해 편향력을 인가하는 것에 의해 상기 제 1 및 제 2 산화물 층의 일부를 제거하는 단계,
    단일의 비적층 폴리싱 패드와 슬러리를 사용하여 상기 반도체 웨이퍼 전체에 대해 상기 유전체 층을 폴리싱하여 상기 제 1 및 제 2 산화물 층을 평탄화하여, 폴리싱 프로세스에서 마스크/에칭 단계을 불필요하게 하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  18. 제 17 항에 있어서,
    상기 단일의 비적층 폴리싱은 우레탄 폴리싱 패드를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  19. 제 17 항에 있어서,
    상기 슬러리는 흄드 실리카 파티클 슬러리를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  20. 제 17 항에 있어서,
    상기 제 1 산화물 층을 증착하는 단계는 고밀도 플라즈마(HDP) 프로세스로 상기 제 1 산화물 층을 증착하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  21. 제 17 항에 있어서,
    상기 제 1 산화물 층을 증착하는 단계는 고밀도 플라즈마(HDP) 프로세스로 제 2 산화물 층을 증착하는 단계를 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  22. 제 17 항에 있어서,
    상기 제 1 및 제 2 산화물 층의 폴리싱 속도를 조정하는 단계를 더 포함하는
    반도체 웨이퍼의 유전체 층 평탄화 방법.
  23. 제 17 항에 있어서,
    상기 제 1 산화물 층을 위한 바이어스 파워는 상기 제 2 산화물 층을 위한 바이어스 파워보다 높은
    반도체 웨이퍼의 유전체 층 평탄화 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308097A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置およびその製造方法
US6515516B2 (en) * 2001-01-22 2003-02-04 Micron Technology, Inc. System and method for improving signal propagation
US6815984B1 (en) * 2001-08-27 2004-11-09 Cypress Semiconductor Corp. Push/pull multiplexer bit
US7677956B2 (en) 2002-05-10 2010-03-16 Cabot Microelectronics Corporation Compositions and methods for dielectric CMP
JP3665633B2 (ja) * 2002-09-20 2005-06-29 株式会社東芝 半導体集積回路
US7071105B2 (en) 2003-02-03 2006-07-04 Cabot Microelectronics Corporation Method of polishing a silicon-containing dielectric
KR100539921B1 (ko) * 2003-12-05 2005-12-28 삼성전자주식회사 양방향 신호 레벨 변환 회로
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
TWI449333B (zh) * 2006-12-22 2014-08-11 Fairchild Semiconductor 雙向訊號介面及相關系統及方法
US7786759B2 (en) * 2006-12-22 2010-08-31 Fairchild Semiconductor Corporation Bidirectional signal interface and related system and method
US8294510B2 (en) * 2006-12-26 2012-10-23 Renesas Electronics Corporation CMOS circuit and semiconductor device with multiple operation mode biasing
JP2009296119A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 双方向バッファ回路及び信号レベル変換回路
KR20100073621A (ko) * 2008-12-23 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
US8018250B1 (en) * 2010-10-19 2011-09-13 Xilinx, Inc. Input/output block and operation thereof
KR101922397B1 (ko) 2011-05-20 2018-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101993192B1 (ko) * 2012-10-04 2019-06-27 삼성전자주식회사 다중 전압 입력 버퍼
CN103854966B (zh) * 2012-11-30 2016-08-24 中国科学院微电子研究所 平坦化处理方法
US9118320B2 (en) * 2013-12-03 2015-08-25 Elite Semiconductor Memory Technology Inc. Input buffer with current control mechanism
KR102485405B1 (ko) * 2018-03-02 2023-01-06 에스케이하이닉스 주식회사 데이터 버퍼 및 이를 포함하는 메모리 장치
KR20190119729A (ko) 2018-04-13 2019-10-23 권태규 제전성과 내절단성이 탁월한 복합기능성 장갑 및 이의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179299A (en) * 1990-11-05 1993-01-12 Ncr Corporation Cmos low output voltage bus driver
US5255287A (en) 1991-06-28 1993-10-19 Digital Equipment Corporation Transceiver apparatus and methods
US5202593A (en) * 1991-10-30 1993-04-13 I-Cube Design Systems Inc. Bi-directional bus repeater
JP3194636B2 (ja) * 1993-01-12 2001-07-30 三菱電機株式会社 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム
US5952847A (en) 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5801549A (en) * 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US6137167A (en) * 1998-11-24 2000-10-24 Micron Technology, Inc. Multichip module with built in repeaters and method

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