TW509965B - Mixed swing voltage repeaters for high resistance or high capacitance signal - Google Patents

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Gerhard Mueller
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Description

____ 137 ____ 137 經濟部智慧財產局員工消費合作社印製 509965 Λ7 五、發明說明（1 ) 本專利申請案係於1 9 8 8年3月9日向美國提出之專 利申請第0 9 / 0 3 7，2 8 9，名稱〃減少電壓輸入/減小電壓輸 出之3-態（tn-state)緩衝器及其方法〃，之一部份之連 續，並被本說明書採作爲參考。 (關聯之申請案） 本專利申請案係與下列專利申請案有關聯，這些申請 案係與本申請案同日提出並被本說明書採作爲參考。 發明者 Gerhard Mueller 及 David R. Hanson 提出申請 之"高電阻性或電容性信號用之減少電壓輸入/減少電 壓輸出之中繼器及其方法〃。發明者Gerhard Mueller and Dawd R. Hanson提出申請之〃高電阻性或高電容性 雙向信號線用之全擺動電壓輸入/全擺動電壓輸出之雙 向中繼器及其方法〃。 (發明背景） 本發明係關於積體電路上高電阻性及/或高電容性信 號線用之中繼電路。具體言之，係關於混合擺動電壓中 繼器，其當被採用於高電阻性及/或高電容性之信號線 時能減小信號傳播遲延、功率消耗、晶片面積、電氣噪 苜、及/或電遷移（electromigration)。 一些積體電路上之信號線跨接距離長及/或結合於許 多電路。例如，現今之動態隨機存取記憶體電路上，一 些雙向之信號線，如地址線，可能接至許多電路，因此 ，可能有高電容性負載及/或高電阻性負載存在。相似 地，某些雙向線，如讀寫資料（RWD)線也有可能接至許 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------I--I-------I ^--------- (請先閱讀背面之注意事項再填寫本頁) i % 6 9 9 A7 ___B7____ 五、發明說明（2 ) --------------裳--- (請先閱讀背面之注意事項再填寫本頁) 多電路，因此，可能有高電容性負載及/或高電阻性負 載存在。在現今之微處理器、數位信號處理器等上之許 多信號線也產生高電容性負載及/或高電阻性負載之問 題。例如，許多電路之加載之讀取資料線及寫入資料 線，積體電路時鐘信號線、命令線、及/或積體電路之 任何加載之信號承載導體都可能發現相同之問題。若沒 有矯正這些信號之傳播遲延時間的話，則會對最佳之電 路性能產生過高之時間遲延。 爲便於討論，第1圖示出代表能在典型之積體電路上 看到之信號導體之範例信號線1 〇〇。信號線100包含代 表信號線100關聯之分佈電阻之電阻器102及104。電 阻器102及1 04之値係隨著，其它諸項當中，信號線 100之長度變化。圖上另示出代表接於信號線100之線 或信號匯流排及電路關聯之分佈電容負載之電容器1 06 及 1 08。 •線· 經濟部智慧財產局員工消費合作社印製 信號線1 00關聯之電阻及電容對於輸入1 1 0及輸出 1 1 2間之信號傳播遲延具有很大的影響。如參考文件〃 CMOS VLSI設計之原理：系統透視〃 ，Neil Weste及 KamranEshraghian所著，第2版（1992年）裡所述，典型 ^v· * 之信號線之傳播遲延可近似地用下式表示 tdeiay = 0.7(RC)(n)(n+1)/2 …（1) 式中，η係段部（sections)數，R係電阻値C係電容 値。對第1圖之信號線，傳播遲延約爲2 . 1 R C (η = 2時）。 如果電阻値（R)及/或電容値（C)高時在信號線1〇〇上之 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -- 509965 五、發明説明（3) 傳播遲延可能相當大，以致可能不當地影響到其上設肴 信號線1 00之積體電路之性能。因這理由，在這種信號 線上常採用中繼器以減少傳播遲延。 第2圖示出信號線200，其係代表其上設有中繼器以 減少傳播遲延之信號線。信號線200本質上係第1圖之 信號線，但另增設一只配置在輸入2 1 0與輸出2 1 2間之 中繼器。於第2圖之例上，中繼器202係由一對串接 (cascaded)之COMS反相器204及206所構成。爲易於討 論起見，中繼器202係設置在信號線200之分佈電阻及 電容之實質一半之地點。
本情形，應用式1得出傳播延遲爲0.7 ( R C ) + t D P S + t D P S
+ 0.7(RC)或1.4(RC) + 2tDPS，式中tDPS表示每個反相器級 之時間遲延。因tDPS可作成非常小（例如，典型爲25〇PS 或大部份小於此値），故中繼器202之使用實質地減小， 信號線之傳播遲延，當R及/或C値關聯之遲延遠大於 tDPS之値時尤然。 H
II 雖然，COMS中繼器202之使用有助於減小一些信號 線上之傳播遲延，但是這種以CMOS反相器爲主之中繼 器之方法在減小電壓輸入及/或減小電壓輸出之應用上 無法提供良好之性能。減小電壓輸入係指低於全Vdd或 V…之輸入電壓，V…係晶片運轉時之內部電壓。例如， 如果Vdd係2時則減小電壓信號可能從〇〜IV或- 0.5 V擺 動到+0.5V。於一些情形上，減小電壓可能充份低（例 如IV )到趨近電晶體之臨界電壓（典型爲0.7V等）。 509965 五、發明説明（4) 相似地，減小電壓輸出係指低於全vDD之輸出電壓，VDD 係晶片運轉時之內部電壓。 爲瞭解以反相器爲主之中繼器採用減小電壓信號所碰 到之問題，茲舉反相器之輸入邏輯信號高係表示減小電 壓信號（例如，約1 v )之情況說明，前述中繼器之運 轉電壓係Vdd或V…。這種情形，不但COMS反相器級 之n-FET ( η-場效電晶體）如預期導通，而且與其串聯 之ρ-FET，可能也不顯眼地導通，導致洩漏電流過ρ- ( FET。洩漏電流之存在會大幅地衰弱中繼電路之輸出上 之信號（及/或大幅地增加功率消耗）。 雖然以COMS倒反器爲主之中繼器在減小電壓之應用/ 上未能提供滿意之解答，但晶片之設計者持續找尋在減 小電壓積體電路上實施中繼器之方法。因減小電壓信號 處有助於急劇減少積體電路之功率消耗之故，減小電壓 信號對設計者具有吸引力。另外，使用減少電壓信號會 減少積體電路之導體（例如，鋁導體）之電遷移。藉減< 少電遷移，在導體內產生空洞或短路之機會也隨著減 少。再者，減少功率消耗也連帶減少電氣噪音，因在任 何指定之時間洩至積體電路之接地及電力匯流排之電荷 少之故。 如前述聯合待審（co-pending)之美國專利申請案〃高電 阻性或高電容性信k線用之減小電壓輸入/減小電壓輸 出中繼器及其方法〃裡所述，減小電壓輸入/減小電壓 輸出中繼器可被採用於單向及雙向信號線。另外，還期 -6- 509965 Λ7 ______B7_ 五、發明說明（5 ) 望提供能連接在具有減小電壓之第1節點及具有全擺動 壓之第2節點間之中繼器（亦即，能作爲減小電壓輸 入/全電壓輸出及/或全電壓輸入/減小電壓輸出中繼器之 混合擺動中繼器）。 在單向之情形’例如’其中第丨節點係在減小電壓下 運轉及第2節點係在全擺動電壓下運動，期望設置能從 第1節點至第2節點傳播信號之混合擺動電壓中繼器。 尤有進者’另外還期望在雙向線之某些應用上，使用 能在雙向上具有不同電壓範圍之兩個節點間運轉之混合 擺動電壓雙向中繼益（亦即，於下述之例上，在一個方 向上，第1節點輸入減小電壓、及第2節點輸出對應之 全電壓，而在相反方向上，第1節點輸入對應之全電及 .第2節點輸出減小電壓）。 (發明之槪述） 本發明，於一個實施例上，係關於在積體電路上，具 有減小電壓信號之信號線上實施混合擺動電壓中繼器之 方法。減小電壓信號之電壓位準係小於全擺動電壓位準 。全擺動電壓位準係積體電路運轉時之內部電壓位準 。混合擺動電壓中繼電路係建構成接於信號線，具有結 合於信號線之第1部份，用於接收第1減小電壓信號之 輸入節點及結合於信號線之第2部份，用於踰出全擺動 電壓信號之輸出節點。 本方法包括將輸入節點結合於信號線之第1部份，輸 入節點係接於混合擺動電壓中繼電路之輸入級，輸入級 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------——裝—— (請先閱讀背面之注意事項再填寫本頁) · •線· 經濟部智慧財產局員工消費合作社印製 509965 經濟部智慧財產局員工消費合作社印製 Λ7 B7 五、發明說明（6 ) 係建構成接收在信號線上之第1減小電壓信號。輸入級 另接至設計成輸出至少一個響應於第1減小電壓信號之 位準移動級控制信號之位準移動級，前述至少一個位準 移動級控制信號之位準係高於第1減小電壓信號關聯之 電壓位準。本方法另包括將輸出節點接於信號線之第2 部份。輸出節點亦接於混合擺動電壓中繼電路之輸出級 。輸出級係建構成在輸出節點輸出響應於前述至少一個 位準移動級控制信號之全擺動電壓信號。 於另外之實施例上，係關於在積體電路上，實施混合 擺動電壓中繼電路。混合擺動電壓中繼電路係建構成結 合於信號線，並具有接於信號線之第1部份，用於接收 第1減小電壓信號之輸入節點，及結合於信號線之第2 部份，用於輸出全擺動電壓信號。第1減小電壓信號位 準係低於全擺動電壓位準。全擺動電壓位準係積體電路 運轉時之內部電壓位準。混合擺動電壓中繼電路包括具 有輸入節點之輸入級，輸入節點係接於信號線之第1部 份，輸入級係建構成接收信號線上之前述第1減小電壓 信號。混合擺動電壓中繼電路另包含接於輸入級之位準 移動級。位準移動級係設計成輸出至少一個響應於前述 第1減小電壓信號之位準移動級控制信號，前述至少一 個位準移動級控制信號之位準係高於第1減小電壓信號 之電壓位準。混合擺動電壓中繼電路另包括具有輸出節 點之輸出級，輸出節點係接於信號線之第2部份。輸出 級係建構成在輸出節點輸出響應前述至少一個位準移動 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------.•裝—— (請先閱讀背面之注意事項再填寫本頁) 訂-- 509965 A7 ___ B7 五、發明說明（7 ) 級控制信號之全擺動電壓信號。 在另外之實施例上，本發明係關於在積體電路上，具 有全擺動電壓信號之信號線上實施混合擺動電壓中繼電 路之方法。全擺動電壓信號係表示積體電路運轉時之內 部電壓位準之全擺動電壓位準及用於輸出減小電壓信 號。減小電壓信號之電壓位準係低於全擺動電壓位準。 混合擺動電壓中繼電路係建構成接於信號線，並具有接 於信號線之第1部份，用於接收第1全擺動電壓信號之 輸入節點及接於信號線之第2部份，用於輸出第1減小 電壓信號之輸出節點。 本方法包括將輸入節點接於信號線之第1部份。輸入 節點係接於混合擺動電壓中繼電路之第1級。第1級係 建構成接收第1全擺動電壓信號。本方法另包括將輸出 節點接於信號線之第2部份。輸出節點另接至混合擺動 電壓中繼電路之第2級。第2級係建構成在輸出節點輸 出響應於第1全擺動電壓信號之第1減小電壓信號，其 中，第2級含有至少一個位準移動級及輸出級。 經濟部智慧財產局員工消費合作社印製 *裝--- (請先閱讀背面之注意事項再填寫本頁) ;線- 於再另外之實施例上，本發明係關於在積體電路上實 施之混合擺動電壓中繼電路。混合擺動電壓中繼電路係 建構成接於信號線上在減小電壓位準下運轉之第1部份 及在全擺動電壓位準下運轉之第2部份。全擺動電壓位 準係積體電路運轉時之內部電壓位準。混合擺動電壓中 繼電路係建構成接收第1減小電壓信號及響應於中繼器 使能丨§號（enable signal)之弟1狀態，輸出第1全擺動電 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 壓信號。混合擺動電壓中繼電路係建構成接收第1全擺 動電壓信號及響應於中繼器使能信號之第2狀態，輸出 第1減小電壓信號。 混合擺動電壓中繼電路包括接在信號線之第1部份及 信號線之第2部份間之第1單向中繼電路。第1單向中 繼電路包括： 具有第1輸入節點之第1單向中繼電路輸入級，第1 輸入級係接至信號線之第1部份，第1單向中繼電路輸 入級係建構成在信號線之第1部份響應於中繼器使能信 號之第1狀態，接收第1減小電壓信號。 第1單向中繼電路另包括接於第1單向中繼電路輸入 級之弟1單向中繼電路位準移動級。第1單向中繼電路 位準移動級係被設計成當中繼器之使能信號線在第1狀 態時輸出響應於第1減小電壓信號之至少一個位準移動 級控制信號。前述至少一個位準移動級控制信號之電壓 位準係高於第1減小電壓信號關聯之電壓位準。第1單 向中繼電路另包括具有接於信號線之第2部份之第1輸 出節點之第1單向中繼電路輸出級。第1單向中繼電路 輸出級係建構成當中繼器使能信號處於第1狀態時響應 於前述至少一個位準移動級控制信號，在輸出節點上輸 出全擺動電壓信號。 混合擺動電壓中繼電路包括接在信號線之第1部份和 信號線之第2部份間之第2單向中繼電路。第2單向中 繼電路包括具有接至信號線之第2部份，用於當中繼器 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 裝 訂 線 509965 五、發明説明（9) 使能信號具有第2狀態時在信號線之第2部份上接收第 1全擺動電壓信號之第1級。第2單向中繼電路另包含 接至第1級之第2級。第2級具有接至信號線之第1部 之第2輸出結點。第2級係建構成當中繼器使能信號具 有第2狀態時則響應於全擺動電壓，在輸出節點輸出第 1減小電壓信號，其中，第2級包括至少一個位準移動 級及輸出級。 下面將參照附圖詳述本發明之上述及其它特徵。 (附圖之簡述） 本發明將因下面參照附圖所作之細述之而容易被瞭解 ，其中，相同之參考數字係代表相同之構成元件，其中 第1圖不出代表在典型之積體電路上可見到之信號導 體之範例信號線。 第2圖係示出其上設有減少傳播遲延之中繼器之第i 圖之信號線。 第3圖示出’依本發明之一個實施例，能作爲混合擺 動電壓雙向中繼電路之簡化之混合擺動電壓雙向3 -態緩 衝電路。 第4圖係不出，依本發明之一個實施例，能作爲混合 擺動電壓雙向中繼電路之混合擺動電壓雙向3_態緩衝電 路之細節。 第5〜7 Η係示出，依本發明之各個實施例，能作爲混 合擺動電壓雙向中繼電路之混合擺動電壓雙向3_態緩衝 -11- 五、發明説明（10) 電路
第|圖.係示出 V 一 DRA 爲便於討論，含有R W D線之範例
1薄之圖
I D R A Μ結構之圖 第屬係示出，含有依本j番1¾之一個實施例，設置於 R w D線上之雙向中繼器之 (發明之細述） 岡父 下面將參照附圖所示之一些實施例詳述本發明。於下
文裡’爲了能徹底瞭解本發明，述及許多特定之細節。 但是’對熟悉此項技術者言，將瞭解無這些特定細節之 一部份或全部也能實施本發明。另外，下文裡對熟知之 結構及/或流程步驟未作詳述俾免不必要地模糊了本發 明之主題。 本發明係關於，於一個實施例上，在積體電路上實施 混合擺動電壓中繼器之技術。依本發明之一個型態，揭 示適於作爲雙向中繼器應用之各種可選用之混合擺動電 壓3-態緩衝器組態。於良好之實施例上，混合擺動電.壓 雙向中繼器係被採用於積體電路之高電阻性及/或高電 容性之雙向線上俾減少積體電路之信號傳播遲延、功率 消耗、晶片面積、電氣噪音、及/或電遷移。另外一方 面，揭示之雙向中繼器之各種構件可容易使用於單向應 用上。 相似於雙向中繼器之情形，混合擺動電壓單向中繼器 也能被使用於積體電路之高電阻性及/或高電容性之單 -12 - 509965 A7 B7 五、發明說明（11 ) 向線上俾減少信號傳播遲延、功率消耗、晶片面積、電氣 噪音、及/或電遷移。 本發明之特徵及優點可參照附圖獲得較佳之瞭解。第 3圖係示出，依本發明之一個實施例，簡化之雙向中繼 電路300，其含有3-態之緩衝器300A (上部）及300B (下部）。如第3圖所示，3-態之緩衝器300A之輸出 係接至3-態之緩衝器300B之輸入，藉此形成埠（PORT) A。相似地，3-態之緩衝器300B之輸出係接於3-態之緩 衝器300A之輸入，藉此形成埠B。3-態之緩衝器300A 及300B能被可係互補（complementary)或兩者爲邏輯位準 "0"(接地）之控制信號EN_A及EN_B所控制。依控制 信號之狀態，璋A作爲輸入ί阜或輸出ί阜（而ί阜B則作爲 對應之輸出埠或輸入埠）。這些控制信號，依本發明之 技術係能接至兩個3-態之緩衝器300Α及300Β之級，容 許雙向中繼電路300在各種雙向應用，如DRAM ICs之 RWD之信號線上實施。 經濟部智慧財產局員工消費合作社印製 -------I------裝—— (請先閱讀背面之注意事項再填寫本頁) 線' 每個簡化之3-態之緩衝電路（300A及300B)皆包含輸 入級302、位準移動級304、及屬於選項之輸出級306。 3-態之緩衝電路300A代表適於單向減小電壓輸入/全擺 動電壓輸出應用上之中繼電路。以類似之方式，3-態之 緩衝電路300B代表適於單向全擺動電壓輸入/減小電壓 輸出應用上之簡化之中繼電路。緩衝器使能信號EN_A 選項地接於輸入級302A以控制其內之電晶體，從而將 減小電壓輸入信號經埠B之導體308送至位準移動器 -13- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） B7 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 3 04A。將於後文不出，緩衝器使能信號EN_A也在一些 實施例上用來控制在位準移動級304 A及/或選項之輸出 級3 0 6 A內信號之流通。 、 在位準移動級304A內，其內之電晶體將收到之輸入 信號移至較高之電壓範圍（全擺動電壓）以控制輸出級 306A內之電晶體之閘極或直接輸出對應於輸入減小電壓 信號之全擺動電壓信號。 如果使用輸出級306A時這些控制信號則被送至輸出 級306A，在該處對應於在埠B被接收之減小擺動電壓 之全擺動電壓能在埠A處之輸出級3 06A被輸出。較高 之電壓控制信號容許在輸出級306A內之電晶體被較高 之過驅動電壓控制，藉此，容許輸出級3 0 6 A內之電晶 體送出/吸入較大量之電流，從而更快速地驅動接於緩 衝器輸出之負載至所要之全擺動電壓位準。 經濟部智慧財產局員工消費合作社印製 以類似之方式，3-態之緩衝電路300B代表適於單向 全擺動電壓輸入/減小電壓輸出之應用上。緩衝器使能 信號EN_B能選項地接於輸入級302B以控制其內之電晶 體，從而將全擺動電壓輸入信號經埠A之導體3 1 0送至 位準移動級304 B。緩衝器使能信號EN_B可能被用來控 制在位準移動級304B及/或選項之輸出級306B內之信 號之流通。在位準移動級304B內，電晶體能產生’對 應於輸入全擺動電壓信號，相同之全擺動電壓範圍及/ 或減小電壓範圍之控制信號作爲減小擺動電壓信號而輸 出。如果使用輸出級306B時這些控制信號則被送到輸 -14- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（13) 出級3 0 6 B ’對應於在埠A處被接收之全擺動電壓之減 小電壓能被埠B之輸出級306B輸出。 以這種方式’混合擺動電壓雙向中繼器使用在具有不 同電壓範圍（亦即，減小及全擺動電壓）之兩個節點之 間以便在兩節點之間雙向傳播信號。應一提者，組成混 合擺動電壓雙向中繼器（如電路3 0 0 )之每個混合擺動 電壓單向中繼器（如構件300A及300B )皆可單獨使用 俾便於在單向上傳播信號。 第4圖詳不，本發明之-個實施例，包含兩個單向混 合擺動電壓中繼電壓400A及400B之雙向混合擺動電壓 中繼電路400。電路400A代表非倒反（non-inverting)之 3-態緩衝器，其能接收減小電壓輸入及以其之全擺動電 壓輸出驅動負載以作爲單向混合擺動電壓中繼器或雙向 混合擺動電壓中繼器之積木（building block :建置用中 繼器）。以類似之方式，電路400B代表非倒反之3-態 緩衝器，能接收全擺動電壓輸入及以具之減小電壓輸出 驅動負載以作爲單向混合擺動電壓中繼器或混合擺動電 壓雙向中繼器之積木。如第4圖所示，3-態緩衝器400 A 之輸出係接於3-態緩衝器400B之輸入，藉此形成埠A 。相似地，3-態緩衝器400B之輸出係接於3-態緩衝器 400A之輸入，藉此形成埠B。 於運轉上，當控制信號EN_RD致能（enabled)(例如， 邏輯高）時，雙向3-態緩衝器400A作爲從埠B接收減 小電壓信號並在埠A輸出對應之全擺動電壓信號之單向 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -裝--- (請先閱讀背面之注意事項再填寫本頁) · i線· 509965 五、發明説明（14) 中繼器。與此同時，控制信號EN_WR變低（當EN_RD 高時），從而實質地3 -態化（t η - s t a 11 n g)緩衝電路4 0 0 B 並將其自埠B及/或埠A解離，這種情形，第4圖之整 個雙向中繼電路係作爲將在埠B接收之減小電壓轉換爲 在埠A輸出之全擺動電壓之單向中繼器。 於反向上，以類似之方式，當控制信號EN_WR高時 3 -態緩衝器4 0 0 B係作爲自ί阜A接收全擺動電壓並在埠 B輸出對應之減小電壓信號。這種情況，控制信號EN_ RD轉爲低，從而實質地3-態化緩衝器400A並將其自埠 A及/或埠B分離。總而言之，使能使號EN_RD及EN_ W R在資料到達中繼器之前係良好地有效存在俾防止信 號傳送之遲延。 緩衝電路400A包含輸入級402A、位準移動級404A、 及輸出級406A。輸入級402A包含η型場效電晶體（FETs) 408及4 10，此兩FET之閘極係受在導體412上之緩衝 器使能信號EN_RD之控制。在此一提者緩衝器使能信 號EN_RD及其之互補EN_RDc係選項並可分別爲高及低H 而無影響電路400A作爲基本之減小電壓輸入/全擺動電 壓輸出單向緩衝器/中繼器之能力。減小電壓輸入信號 係在緩衝器輸入節點4 1 4被接收並當緩衝器使能信號致 能（亦即，當信號EN_RD高時）時被FETs 408及410 分別送至節點4 1 6及4 1 8。 位準移動級404A係自輸入級402A接收信號及將接收 之信號移至較高電壓範圍。依輸入點4 1 4上之減小電壓 輸入信號之値，輸出級406A輸出邏輯低（Vss)或邏輯高 -16- 509965 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） (全擺動電壓之高値，或V D D )。如此，形成減小電壓 輸入/全電壓輸出緩衝器/中繼電路。 應一提者，雖然圖示之FETs 408、410及41 1係低一 臨界値之η - FET s (低臨界特性係以圍繞著電晶體之圓圈 表不）’但是’只要适些輸入電晶體之臨界電壓低於輸 入電壓範圍時，並不需要使用低臨界値之n_FETs。不 過，這些電晶體最好（但並不必要）係低臨界値。總而 言之，低臨界値FETs可具有此典型之FETs之臨界電壓 (可約爲0.6V〜0.7V )低之臨界電壓（例如，約爲〇.4V 至約0.5V )。 相似地，緩衝電路400B包括輸入級402B，組合之位 準移動級/輸出級4 0 4 B ◦位準移動級4 0 4 B包括η -型場效 電晶體（FETs)420及422、這些FETs之閘極係受緩衝器 使能信號EN_WR之控制。在此一提者，緩衝器使能信 號EN_WR係選項，並可爲高而不會影響電路400B作爲 基本之全電壓輸入/減小電壓輸出之單向緩衝器/中繼器 之能力。 全擺動電壓輸入信號係在輸入節點434被接收並被送 至η-型FETs 424及426。當緩衝器使能信號EN — WR致 能（enable)時則依在輸入節點434上之全擺動電壓輸入信 號之値，輸出級404B輸出邏輯低（Vs〇或減小電壓邏輯 高（減小電壓範圍之高値，或V R E D U C E D )。如此，則形 成全擺動電壓輸入/減小電壓輸出緩衝器/中繼電路。 就如同電路400A之電晶體408、410及411，示於圖 -17- 請 先 閱 讀 背 面 之 注 意 事 項 tl t 裝 叮 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 509965 A7 _ B7 五、發明說明（ 16 經濟部智慧財產局員工消費合作社印製 上之電路400B上之電晶體420、422及426係低臨界値 n-FETs (低臨界値特性係以圍繞著電晶體符號之圓圈代 表）。雖然爲獲得最佳性能，這些輸出電晶體最好係低 臨界値電晶體，但是，也可採用可能具有更典型之臨界 値電壓範圍之電晶體。 爲便於進一步瞭解，下面將詳細地說明混合擺動雙向 中繼器400之動作。考慮兩個緩衝器使能信號En_RD及 EN —WR失能（disabled)以使3-態緩衝器400A及400B進 入3-態模式。於400A之電路上，當導體412上之信號 EN_RD低時即時進入3-態模式。藉低信號EN_RD，η-型 FETs 408及410不導通，從而阻止輸入節點414上之信 號被送至位準移動級404A。在此一提者，3-態反相器 428係以等於Vdd之高功率位準動作。當EN_RD失能 (邏輯低）時在導體430上之信號EN_RDc (其係信號 EN_RD之倒反）則是高，藉此使3-態反相器428進入高 阻抗狀態並使3-態反相器428之輸出與其輸入分離 。如此，緩衝器/中繼器400A則進入3-態模式而將輸入 及輸出級（402A及406A )從位準移動級404A切離。相 似地，於電路400B上，當信號EN —WR低時η-型FETs 420及422則不導通，從而使節點442對節點414成爲 筒阻抗狀態。 當緩衝電路400A不被3-態化（信號EN_RD係使能） 時則考慮VSS (邏輯低）電壓位準出現在節點4丨4上之 情況。高信號EN_RD使FETs 408及410導通，進而使 -18- 請 先 閱 讀 背 © 之 注 意 事 項 t 裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17)
Vss電壓位準各施加於節點418及416。因FET 410導通 ，故節點416轉爲低而導通p-型FET 448，藉此將節點 452提昇至VDD (藉VDD電源450)。因EN_RD高及其之 倒反之EN_RDc信號低，故3-態倒反器428將節點452 之倒反値送至節點4 3 4，導致節點4 3 4變低（因3 -態反 相器4 2 8係相對於輸入倒反其輸出之故）。 接著，考慮信號EN_RD高（亦即，緩衝電路400A不 被3-態化）及Vreduced電壓位準（邏輯高）出現在輸入 節點414時之情況。高信號EN_RD造成FETs 408及410 導通’進而使Vkeduced電壓位準各施加於節點418及 4 16。因FET 408導通，故VReDUCED電壓位準施加於節點 418，藉此導通FET 41 1而提升節點452之位準至VSS。 當節點452之位準被提昇到Vss時p-FET 456則完全導 通而將卽點416位準拉筒至約Vdd (藉Vdd電源458)。 如此，節點416之位準係VDD，縱然FET 410之導通使 V R E D U C E D從輸入節點4 1 4施加於節點4 1 6。 因節點416之位準係約爲Vdd，故此全部之VDD電壓 係施加於P-FET 448之閘極而使FET 448完全截斷，藉 此將節點452切離VDD電源450，並確保節點452保持 於Vss位準上。藉信號EN_RD高及其之倒反信號EN_ RDc低，節點452上之Vss値造成節點434之位準變爲 V DD (因3 -態反相器致能而輸出其輸入之倒反値）。 對於電路4 0 0 B，考慮當信號E N __ R W到能（邏輯高） 及Vss電壓位準（邏輯低）出現於節點434上時之情 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝--- (請先閱讀背面之注意事項再填寫本頁) · 線- 509965 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（18) 況。Vss電壓由於反相器460之倒反作用而導通n-型 FET424。N-型FET 426由於反相器460及462之作用而 截斷。藉由FET之426截斷，節點442則切離減小電壓 源464。另外於此情況，FET 422因EN —WR信號係邏輯 高而導通。藉FETs 422及424兩者皆導通，節點442則 經FETs 4 22及4 24而接地。如此，Vss電壓即被輸出至 導體4 14上。 以類似之方式，當信號EN_WR係邏輯高及Vdd電壓 位準（邏輯高）出現在節點434時FET 424則截斷（因 反相器460之倒反作用），進而將節點442從FET 422 及接地切離。但是，FET 426導通，藉EN_WR信號高， FET 4 20也導通以將節點442接至減小電壓源464。如此 ，則輸出Vreduced電壓位準（邏輯高）於導體414。 於第4圖之例上，FETs 420、422、424及426不但藉 將輸入信號之電壓位準從全擺動電壓範圍移至減小電壓 範圍以執行位準移動級之功能，而且控制減小電壓輸出 於節點4 1 4。這種情形，輸出級可被考慮與位準移動級 整合成一體或可被考慮自此緩衝電路400B省掉。如此 ，輸出級之設置在本文討論之一些實施例上雖可能極爲 有利，但對所有之情況言並非絕對重要。 應一提者，雖然緩衝電路400A及400B係建構成爲非 倒反之3 -態緩衝電路，但並非需要如此。因此，本文所 述之發明不需限定於混合擺動電壓3-態緩衝電路之倒反 (或非倒反）特徵。另外，爲便於瞭解及易於比較不同 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------装--- (請先閱讀背面之注意事項再填寫本頁) 訂： 線- 509965 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（19) 之實施例，第4圖及爾後之圖上之所有使能信號係示出 爲EN_RD及EN_WR (設係RWD應用上），但請瞭解 者，本文之發明亦能適於其它之應用上，且本文之發明 不需限定於雙向RWD線。 藉使用具有全電壓擺動（Vss - Vdd)之控制信號控制電 路400B上之FETs 4 20、4 22、424及4 26。獲得較高之 過驅動電壓以導通及截斷這些FETs。如果使用減小電壓 VREDUCED控制這些輸出FETs之閘極時對於在相同之時間 量內送出/吸收相同量之電流.，這些FETs則需較大。因 本發明能藉具有全電壓（Vss — Vdd)控制輸出FETs 420、 4 22、424及426之閘極，故這些FETs可作得較小，進 而縮小晶片上之使用空間。 減小輸出FETs之尺寸同時也減小緩衝電路連接之電 容性負載。此點對於採用多重緩衝電路以維護共通匯流 排導體上之信號及多重緩衝電路輸出級可接至相同之共 通匯流排之應用上係有利。藉減小每個緩衝電路上輸出 級之輸出FETs關聯之尺寸及電容，對確實地驅動匯流 排導體之緩衝電路會呈現較小之負載電容。有利地，藉 減小負載電容，等待時間（latency)及功率消耗也降低。 第5〜7圖係示出混合擺動電壓雙向中繼電路之各種替 選實施例，示出各種範例之方式，這些方式中每個單向 中繼電路可建構成含有輸入級、位準移動級、及屬於選 項之輸出級。 於第5〜7圖每個圖上，混合擺動電壓雙向中繼電路包 -21- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 «- --線· 經濟部智慧財產局員工消費合作社印製 509965 Λ7 ____ B7 20 五、發明說明（） 括兩個混合擺動電壓單向中繼電路，一個係繪在每個圖 之上部’另一個係繪在每個圖之下部。繪在每個圖之上 部之單向中繼電路能自圖之左側接收減小電壓信號及輸 出對應之全擺動電壓至圖之右側。以類似之方式，繪在 每個圖之下部之單向中繼電路能從圖之右側接收全擺動 電壓信號’並輸出對應之減小電壓信號至圖之左側。 在第5〜7圖之每個圖之上部之單向中繼器係用來提昇 減小電壓輸入信號成爲具有較大電壓範圍之控制信號並 輸出此較大電壓範圍至輸出級。在第5〜7圖之每個圖之 下部之單向中繼電路之位準移動級係用來產生驅動輸出 級之控制信號，輸出級從而輸出對應之減小電壓値。在 第5〜7圖每個圖下部上之單向中繼電路之輸出.級包括串 聯接於VREDUC：ED及Vss之間之電晶體俾輸出在減小電壓 範圍內之信號。如前述，藉較高電壓控制信號導通及截 斷這些輸出電晶體，在輸出級之電晶體能有利地送出或 吸入較大量之電流俾以較小之遲延驅動負載。 於第5圖上，單向中繼電路5 00A之輸出級506A包括 傳輸閘502及反相器503而非3-態之反相器（如第4圖 之428 )。傳輸閘502係響應控制信號EN_RD及其之互 補EN_RDc傳送電壓於節點505及節點507之間。另 外，在單向中繼電路500B之輸出級506B上設有傳輸閘 508。傳輸閘508之作用係響應控制信號EN_WR及其互 補EN_WRe而傳送電壓於節點510及節點512之間。相 似於第4圖之電路，傳輸閘502及508可分別採用來3- -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------裝—— (請先閱讀背面之注意事項再填寫本頁) «' 2 1 509965 Α7 _ Β7 五、發明說明（ 態化電路500A及500B ◦於此特定之實施方式上，係用 使能信號EN —WR來控制電路500B之輸出級506B。第5 圖之電路之剩餘部件之作用大體上係類似於第4圖之電 路方式’第5圖之緩衝器之動作對於熟悉此項技術者言 ，鑑於本文之揭示當容易瞭解。 於第6圖上，單向中繼電路600A之位準移動級604A 含有傳輸閘602。傳輸閘602能設置在節點452和604 之間以傳送電壓於其之兩節點之間（亦即，響應控制信 號EN_RD傳送電壓於節點452和節點604之間）。於第 6圖之特定實施例上，單向中繼電路600A之輸出級 606A含有串聯接於VDD和Vss間之FETs 612及614。使 用兩個FETs 606及608以響應控制信號EN_RD自輸出 級606A 3-態化位準移動級604A。亦即，當使能控制信 號EN_RD失倉g (邏輯低）時兩只FETs 606及608則導 通，而使兩個FETs 612及614截斷（在FET 612之閘極 上係邏輯高，及在FET 614之閘極上係邏輯低）。藉此 ，節點6 1 0對節點434係處於高阻抗狀態。於這種方式 上，當控制信號EN_RD致能時對應於在節點444輸入之 減小電壓信號之全擺動電壓信號能自節點434輸出。 再者，單向中繼電路600B含有設在輸入級602B內之 傳輸閘616。傳輸閘616能響應使能控制信號EN_WR及 其之互補而將輸入電壓送至輸出/位準移動級604B。另 外，3-態倒反緩衝閘618及FETs 620和622係設置於電 路600B之位準移動級604B內俾響應使能控制信號EN_ -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 嗓· ί裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 509965 A7 B7 五、發明說明（ 22 經濟部智慧財產局員工消費合作社印製 WR及其之互補控制電壓從輸入級至輸出級之傳播。爲 便於進一步瞭解，如果因反相器624而使控制使能信號 ΕΝ-WR失肯g (邏輯低）時貝ij n-FETs 620及622皆導通 而使節點626及628分別接地。如此，n-FETs 630及 632則截斷，從而節點634對節點444具有高阻抗。 如果控制使能信號EN_WR致能，3-態倒反緩衝器618 則導通以將全電壓輸入値從節點4 3 4送至輸出級6 0 6 B 俾對應之減小電壓値能自輸出級輸出。單向中繼電路 600B之輸出級含有在VREDUCED及Vss間串聯連接之FETs 630及632。同樣地，與第4及第5圖討論之方式相 同，當控制信號EN_WR致能（邏輯高）時，能在節點 4 44輸出對應在節點434接收之全電壓之減小電壓。第 6圖之電路之剩餘部件之作用大體上係類似於第4及5 圖之緩衝器，及對熟悉此項技術言，鑑於本文之揭示當 容易瞭解适些緩衝器之動作。 於第7圖上，單向中繼電路700A之位準移動級704A 含有兩只設在節點452及706間之傳輸閘702及704。 傳輸閘702及704能響應控制信號EN_RD及其之互補傳 送電壓於節點452及節點706之間。相似地，單向中繼 電路700B含有兩只設在位準移動級704B內之傳輸閘 708及7 1 0。第7圖之電路之剩餘部件之作用大體上係 類似於第4〜6圖之緩衝器之方式，而對熟悉此項技術者 ，鑑於本文之揭示，將容易瞭解這些緩衝器之動作。 如前述，本文揭示之任何緩衝器可被採用作爲混合擺 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 t 裝 訂 線 五 發明說明（ 23 Λ7 137 --------------裝--- (請先閱讀背面之注意事項再填篇本頁) 動雙向中繼器（或單向中繼器）俾減小，其它諸項當中 ’具有高電容性及/或電阻性之雙向（或單向）信號線 關聯之傳播遲延。 爲便於討論本發明之雙向中繼器應用於現今之高密度 積體電路，第8圖示出圖解之範例d R A Μ結構，其示出 接於驅動器/接收器對804及1 6個節略的驅動器/接收器 對806(a)〜（ρ)之每對之RWD線802。於第8圖上，在輪 廓840內之3-態緩衝器係代表一般化之驅動器/接收器 電路。於此例上，驅動器/接收器對806(a)〜（ρ)之每對係 代表第2偵測放大器關聯之驅動器/接收器對，前述第2 偵測放大器係用來進一步放大來自記憶體胞並經第1偵 測放大器放大之信號。 -線· 經濟部智慧財產局員工消費合作社印製 從每個記憶體胞延伸出之資料線D 0〜D 1 5係傳送讀自 或寫入記憶胞之資料，或更具體言之，依控制這些驅動 器/接收器對806之每對之關聯驅動器808及810之信號 之狀態，讀自或寫入記憶體胞關聯之第1放大器。例如 ’如果資料要被寫入接於資料線D 1 2之記憶體胞時資料 之位元可被驅動器/接收器對804接收並被驅動至RWD 線802上。驅動器804 (或更具體言之係其內之驅動器 812)導通以將資料送至808，驅動器808接著將資料驅 動於資料線D 1 2上俾寫入記憶體胞。如果，例如，資料 要從接於資料線D 1 2之記憶體讀出時資料之位元則被驅 動器/接收器對806(a)接收並被驅動於RWD線802。驅 動器/接收器對804 (或更具體言之，係其內之驅動器 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 五、發明説明（24) 8 1 3 )則導通以將資料從資料線D 1 2送至FIF◦或離晶片 (off-chip)之驅動電路。 從圖面能得知，RWD線802係被用來從離晶片傳送至 一個記憶體胞或自一個記憶胞傳送資料至FIFO或離晶 片驅動電路及最終至離-晶片。在此一提者，爲簡單 計，FIFO及/或離-晶片驅動電路省略未圖示。參照第8 圖，每個驅動器/接收器對8 0 6皆有設置電容器8 2 0，代 表自RWD線802看時驅動器/接收器對806之電容性負 載，前述電容器820係包括驅動器808之輸入電容以及 驅動器810之輸出電容。如此RWD線802具有沿著其 長度分佈之電容性負載，此電容性負載包括每個驅動器 /接收器對806關聯之電容以及RWD線本身之電容。再 者’ RWD線8 02係長信號線，且沿著其長度容易產生可 觀之電阻，特別是在驅動器/接收器對806 (如驅動器/ 接收器對806(p))和驅動器/接收器對804之間。RWD 線802上之大電阻及電容會降低寫入資料至記憶體胞或 -I 自記憶體胞讀出資料時之性能。 第9圖示出’依本發明之一個實施例，第8圖之 DRAM電路之部份，其包括配置在驅動器/接收器對804 和記憶體胞陣列之驅動器/接收器對間之雙向中繼器 902 ° 雙向中繼器902最好係配置在位於驅動器/接收器對 804和所有之減小電壓驅動器/接收器對8〇6間之RWD 線8 02上。亦即，任何寫入或讀自驅動器/接收器對806 -26- 509965 五、發明説明（25) 之資料最好係經通過雙向中繼器之R W D線。當作如此 配置時，雙向中繼器902之作用係切離一部份RWD線 802關聯之電容俾改善讀及寫資料期間之性能。但是， 應一提者，第9圖並未依比例大小繪出，例如，於 DRAMs上，代表脊柱RWD之電阻Rx能爲可觀，亦即， LR2 + R3。再者，雙向中繼器9〇2之設置當讀取資料時降 低自驅動器/接收器對8 0 6之驅動器8 1 0看到之電阻數量 及當寫入資料至記憶體胞時降低自驅動器/接收器對804 # 之驅動器8 1 2看到之電阻數量。 ΪΛί：則述觀之’使用本發明之中繼器有利地減少局電容 性’高電阻性負載線之傳播遲延。更甚者，在高電容性 負載，高電阻線之重要位置上使用本發明之中繼器能有 利地改善信號化之動作，亦即，改善上昇及下降緣俾消 除信號線之衰減效應及/或傳播遲延。上昇及下降時間 之改善對實現高頻寬資料傳輸係重要。無此種改良，傳 輸資料之有效之時序窗（Unnng window)則減小，結果匯 流排能運作之頻率即受限制。如果在一個節點上也採用 減小電壓信號之積體電路上（如DRAM、微處理器、 DSP晶片，等）實施混合擺動電壓單向或雙向中繼器時 在功率消耗、電氣噪音、電冰、及晶片面積之使用上亦 能獲得另外之益處。 雖然已舉幾個實施例說明如上，但是還有屬於本發明 範圍之替選實施例、互換實施例及同等之實施例。另外 應一提者，有許多用來實施本發明之方法及裝置之替選 -27- 509965 Λ7 Β7 ^ 26 五、發明說明（) 方式。因此下述之申請專利範圍，包括所有這種替選、 互換及同等之實施例皆涵蓋在本發明之真實精神及範圍 內。 符號說明 302A、302 B…輸入級 304A、304B…位準移動級 306A、306B···輸出級 308、310…導體 400A、400B…3-態緩衝器 408、410…場效電晶體 4 1 4…輸入節點 428.·. 3-態反相器 424、426…η-型場效電晶體 448…ρ-型場效電晶體 502、508···傳輸閘 806…驅動器/接收器對 820…電容器 902…雙向中繼器
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Claims (1)

  1. 509965 A8 B8 C8 __ D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 夜I β代 Ά里 1. 一種在積體電路真具有減小電壓信號之信號線上實 施混合擺動電壓中路之方法，該減小電壓信號之 電壓位準係低於全.餘電壓位準，該全擺動電壓位準 係代表該積體電路運轉時之內部電壓位準，該混合擺 動電壓中繼電路係建構成結合於該信號線，並具有接 至該信號線之第1部份，用於接收第1減小電壓信號 之輸入節點及接至該信號線之第2部份，用於輸出全 擺動電壓信號之輸出節點，包括： 將該輸入節點接至該信號線之該第1部份，該輸入 節點係接於該混合擺動電壓中繼電辦之輸入級，該輸 入級係建構成接收該信號線上之第1減小電壓信號， 該輸入級另接至位準移動級，該位準移動級係設計成 響應於該第1減小電壓信號輸出至少一個位準移動級 控制信號，該至少一個位準移動級控制信號之電壓位 準係高於該第1減小電壓信號關聯之電壓位準；及 將該輸出節點接至該信號線之該第2部份，該輸出 節點另接至該混合擺動電壓中繼電路之輸出級，該輸 出級係建構成響應該至少一個位準移動級控制信號 在該輸出節點輸出該全擺動電壓信號。 2 ·如申請專利範圍第1項之方法，其另包括接收中繼器 使能信號，該中繼器使能信號當致能時容許該輸出級 響應於該至少一個位準移動級控制信號在該輸出節點 輸出該全擺動電壓信號，該中繼器使能信號當失能時 即將該輸出節點自該輸入級及該位準移動級切離。 -29-本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 A8 B8 C8 D8 六、申請專利範圍 3. 如申請專利範圍第1項之方法，其中，該輸入級含有 第1場效電晶體及第2場效電晶體，該第1及第2場 效電晶體之閘極係構建成接收該第1減小電壓信號， ^弟1及弟2場效電晶體之臨界電壓位準係低於該第 1減小電壓信號關聯之該電壓位準。 4. 如申請專利範圍第3項之方法，其另包括接收中繼器 使能信號，該第丨及第2場效電晶體之第1端子係接 成接收該中繼器使能信號。 5. 如申請專利範圍第3項之方法，其中，該第1及第2 場效電晶體之第2端子係接至該位準移動級之各個第 1及第2輸入節點。 6. 如申請專利範圍第5項之方法，其中，該位準移動級 含有第3場效電晶體、第4場效電晶體及第5場效電 晶體， 該第3場效電晶體之閘極係接於該位準移動級之該 第1輸入節點及該第4場效電晶體之第1端子，該第 3場效電晶體之第1端子係接至VDD， 該第4場效電晶體之閘極係接至該第3場效電晶體 之第2端子及該第5場效電晶體之第1端子，該第4 場效電晶體之第2端子係接至VDD， 該第5場效電晶體之閘極係接至該位準移動級之該 第2輸入節點，該第5場效電晶體之第2端子係接至 V S S。 7. 如申請專利範圍第6項之方法，其中，該第3及第4 -30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項
    t 經濟部智慧財產局員工消費合作社印製 509965 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 場效電晶體係P-型場效電晶體，該第1、第2、及5場 效電晶體係η-型場效電晶體。 8. 如申請專利範圍第7項之方法，其中，該輸出級含有 倒反3-態緩衝器電路，該倒反3-態緩衝器電路之第1 端子係接於該第3場效電晶體之該第2端子及該第5 場效電晶體之該第1端子，該倒反3-態緩衝器電路之 第2端子係接至該輸出節點，該倒反3-態緩衝器電路 之第3端子係用於接收該中繼器使能信號。 9. 如申請專利範圍第7項之方法，其中該輸出級包括具 有輸入及輸出之反相器，該反相器之輸入係接至該第 3場效電晶體之該第2端子及該第5場效電晶體之該 第1端子， 具有接至該反相器之該輸出之第1端子，接至該輸 出節點之第2端子，及接成接收該中繼器使能信號之 第3端子之傳輸閘。 10. 如申請專利範圍第5項之方法，其中，該位準移動 級及該輸出級含有第3場效電晶體、第4場效電晶體、 第5場效電晶體、及傳輸鬧， 該第3場效電晶體之閘極係接至該位準移動級之該 第1輸入節點及該第4場效電晶體之第1端子，該第 3場效電晶體之第1端子係接至VDD， 該第4場效電晶體之閘極係接至該第3場效電晶體 之第2端子及該傳輸閘之第1端子，該第4場效電晶 體之第2端子係接至Vdd ’ -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 1 閱 I 面 之 注 意ft 頁 訂 線 509965 A8 B8 C8 __ D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 該第5場效電晶體之閘極係接至該位準移動級之該 第2輸入節點，該第5場效電晶體之第1端子係接至 V s S， 該傳輸閘之第2端子係接成接收該中繼器使能信號 ’及該傳輸閘之第3端子係接至該第5場效電晶體之 弟2 V而子。 1 1 ·如申請專利範圍第1 0項之方法，其中該第3及第4 場效電晶體係P-型場電晶體，該第1、第2及第5 場效電晶體係η-型電晶體。 12.如申請專利範圍第|4:項之方法，其中該減小電壓信 號之電壓位準係小於於1 V。 1 3.如申請專利範圍第咮_之方法，其中該信號線係動 態隨機存取記憶體（DRAM)電路之地址線。 14.如申請專利範圍第丨項之方法，其中該信號係積體 電路之地址線。 15·如申請專利範圍第1項之方法，其中該信號係記憶 體電路之讀取資料線。 1 6·如申請專利範圍第1項之方法，其中該信號線係記 憶體電路之寫入資料線。 17.如申請專利範圍第1項之方法，其中該信號線係積 體電路之時鐘信號線。 1 8·如申請專利範圍第1項之方法，其中該信號線係積 體電路之命令線（command line)。 1 9.如申請專利範圍第1項之方法，其中該信號線係積 -32-本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 509965 六、申請專利範圍 體電路之信號載送導體。 20.如申請專利範圍第1項之方法，其中該積體電路係 微處理器電路。 2 1. —種在積體電路上實施之混合擺動電壓中繼器電路 ’該混合擺動電壓中繼器電路係建構成接於信號線， 並且有接於該信號線之第1部份，用於接收第1減小 電壓信號之輸入節點及接至該信號線之第2部份，用 於輸出全擺動電壓信號之輸出節點，該第1減小電壓 信號之電壓位準係低於全擺動電壓位準，該全擺動電 壓位準係積體電路運轉時之內部電壓位準，該混合擺 動電壓中繼器電路包括： 具有該輸入節點之輸入級，該輸入節點係接至該信 號線之該第1部份，該輸入級係建構成接收在該信號 線上之該第1減小電壓； 接於該輸入級之位準移動級，該位準移動級係設計 成響應該弟1減小電壓fg號輸出至少一'個位準移動級 控制信號，該至少一個位準移動級控制信號之電壓位 準係高於該第1減小電壓信號關聯之電壓位準；及 具有該輸出節點之輸出級，該輸出節點係接於該信 號線之該第2部份，該輸出級係建構成響應該至少一 個位準移動級控制信號在該輸出節點輸出該全擺動 電壓信號。 22.如申請專利範圍第2 1項之混合擺動電壓中繼器電 路’其中該輸入級含有第1場效電晶體及第2場效電 509965 六、申請專利範圍 晶體’該第1及第2場效電晶體之閘極係建構成接收 該第1減小電壓信號，該第1及第2場效電晶體之臨 界電壓位準係小於該第1減小電壓信號關聯之電壓位 準。 23 ·如申請專利範圍第22項之混合擺動電壓中繼器電 路’其中該第1及第2場效電晶體之第1端子係接成 接收中繼器使能信號，該中繼器使能信號當致能時容 許該輸出級響應該至少一個位準移動級控制信號在該 輸出節點輸出該全擺動電壓信號，該中繼器使能信號 ’當失能時則將該輸出節點自該輸入級及該位準移動 級切離。 24. 如申請專利範圍第22項之混合擺動電壓中繼器電 路’其中該第1及第2場效電晶體之第2端子係接至 該位準移動級之各個第1及第2輸入節點。 25. 如申請專利範圍第24項之混合擺動電壓中繼器電 路’其中該位準移動級含有第3場效電晶體、第4場 效電晶體、及第5場效電晶體， 胃胃3 _效電晶體之閘極係接於該位準移動級之該 第1輸人節點及該第4場效電晶體之第丨端子，該第 3場效電晶體之第1端子係接至Vdd， Μ _ 4 _效電晶體之閘極係接至言第3場效電晶體 之第2端子*及該第5場效電晶體之第1端子，該第4 場效電晶體之第2端子係接至Vdd， .胃胃5 _效電晶體之閘極係接至該位準移動級之該 第2輸Λ節點，該第5場效電晶體之第2端子係接至 -34- 509965 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印剔衣 申請專利範圍 V s s。 26. 如申請專利範圍第25項之混合擺動電壓中繼器電 路，其中該第3及第4場效電晶體係p_型場效電晶體， 該第1、第2及第5場效電晶體係n-型場效電晶體。 27. 如申請專利範圍第26項之混合擺動電壓中繼器電 路，其中該輸出級包括： 倒反用之3 -態緩衝器電路，該倒反用之3 -態緩衝器 電路係接至該第3場效電晶體之該第2端子及該第5 場效電晶體之該第1端子’該倒反用之3 -態緩衝器電 路之第2端子係接至該輸出節點，該倒反用之3_態緩 衝器電路之第3端子係接成接收該中繼器使能信號。 2 8.如申請專利範圍第26項之混合擺動電壓中繼器電 路，其中該輸出級包括： 具有輸入及輸出之反相器，該反相器之輸入係接至 該第3場效電晶體之該第2端子及該第5場效電晶體 之該第1端子， 具有接至該反相器之該輸出之第1端子，接至該輸 出節點之第2端子，及接成接收該中繼器信號之第3 端子之傳輸閘。 29·如申請專利範圍第24項之混合擺動電壓中繼器電 路，其中該位準移動級及該輸出級含有第3場效電晶 體、第4場效電晶體、第5場效電晶體、及傳輸閘， 該第3場效電晶體之閘極係接於該位準移動級之該 第1輸入節點及該第4場效電晶體之第1端子，該第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項
    t 裝 訂 線 509965 六、申請專利範圍 3場效電晶體之第1端子係接至VDD， 該第4場效電晶體之閘極係接至該第3場效電晶體 之第2端子及該傳輸閘之第1端子，該第4場效電晶 體之第2端子係接至VDD， 該第5場效電晶體之閘極係接至該位準移動級之該 第2輸入節點，該第5場效電晶體之第1端子係接至 V S S， 該傳輸閘之第2端子係接成接收該中繼器使能信號 ，及該傳輸閘之第3端子係接至該第5場效電晶體之 第2端子。 ’ 3 0.如申請專利範圍第29項之混合擺動電壓中繼器電 路，其中該第3及第4場效電晶體係p-型場效電晶體， 該第1、第2及第5場效電晶體係n-型場效電晶體。 3 1.如申請專利範圍第2 1項之混合擺動電壓中繼器電 路，其中該第1減小電壓信號之電壓係低於或等於1 V。 3 2.如申請專利範圍第21項之混合擺動電壓中繼器電 路，其中該信號線係動態隨機存取記憶體（DRAM)電路 之地址線。 3 3.如申請專利範圍第21項之混合擺動電壓中繼器電 路，其中該信號線係積體電路之地址線。 34.如申請專利範圍第21項之混合擺動電壓中繼器電 路，其中該信號線係記憶體電路之讀取資料線。 3 5.如申請專利範圍第21項之混合擺動電壓中繼器電 路，其中該信號線係記憶體電路之寫入資料線。 509965 Α8 Β8 C8 D8 申請專利範圍 3 6.如申請專利範圍第2丨項之混合擺動電壓中繼器電 路’其中該信號線係積體電路之時鐘信號線。 3 7.如申請專利範圍第2丨項之混合擺動電壓中繼器電 路’其中該信號線係積體電路之命令線。 3 8.如申請專利範圍第2 1項之混合擺動電壓中繼器電 路’其中該信號線係積體電路之信號載送導體。 39·如申請專利範圍第21項之混合擺動·電壓中繼器電 路其中該積體電微處理器電路。 40· —在積體電路jj1^具有全擺動電壓信號之信號線 上./實施混合擺動#_ί中繼電路之方法，該全擺動電 壓信號具有代表積路運轉時之內部電壓位準之全 擺雲|，零壓位準，並用·於輸出減小電壓信號，該減小電 壓信號之電壓位準係低於該全擺動電壓位準，該混合 擺動電壓中繼電路係建構成接於該信號線，並具有接 至該信號線之第1部份，用於接收第1全擺動電壓信 號之輸入節點及接於該信號線之第2部份，用於輸出 第1減小電壓信號之輸出節點，包括： 將該輸入節點接於該信號線之該第1部份，該輸入 節點係接於該混合擺動電壓中繼電路之第1級，該第 1級係建構成接收該第1全擺動電壓信號； 將該輸出節點接於該信號線之該第2部份，該輸出 節點係接於該混合擺動電壓中繼電路之第2級，該第 2級係建構成響應該第1全擺動電壓信號在輸出節點 輸出該第1減小電壓信號，其中該第2級包含至少一 -37 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項再本頁) 0 -線· 經濟部智慧財產局員工消費合作社印制农 509965 六、申請專利範圍 個位準移動級及輸出級。 4 1.如申請專利範圍第40項之方法，其另包括接收中繼 器使能信號，該中繼器使能信號當致能（enabled)時容許 該第2級響應於該第1全擺動電壓信號在輸出節點輸出 該第1減小電壓信號，該中繼器使能信號當失能 (disabled)時則自該第1級切離該輸出節點。 42. 如申請專利範圍第40項之方法，其中該第1級包括 具有第1輸入及第2輸出之第1反相器，該第1反相器 係建構成接收該第1全擺動電壓信號，該第1反相器輸 出係接至該第2級。 43. 如申請專利範圍第42項之方法，其中該第2級包含 第2反相器及串聯接於具有該減小電壓位準之第1減小 電壓位準源和Vss間之多數場效電晶體，該第2反相器 具有接至該第1反相器輸出之輸入，該第2反相器具有 接至該多數場效電晶體之第1場效電晶體之閘極之第2 輸出。 44. 如申請專利範圍第43項之方法，其另包括將該多數 場效電晶體之該第1場效電晶體之第1端子接至該多數 場效電晶體之第2場效電晶體之第1端子，及將該多數場 效電晶體之該第2場效電晶體之閘極接成接收該中繼 器使能信號。 45. 如申請專利範圍第44項之方法，其另包括將該多數 場效電晶體之該第2場效電晶體之第2端子接至具有該 全擺動壓位準之全擺動電壓源。 4 6.如申請專利範圍第43項之方法，其另包括將該第1 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 反相器輸出接至該多數場效電晶體之第3場效電晶體 之闊極’該多數場效電晶體之該第3場效電晶體之第 1端子係接至該輸出節點及該多數場效電晶體之該第 1場效電晶體之第2端子。 47 ·如申請專利範圍第46項之方法，其另包括將該多數 場效電晶體之該第3場效電晶體之第2端子接至該多 數場效電晶體之第4場效電晶體之第.丨端子，將該多 數場效電晶體之閘極接成接收該中繼器使能信號，及 將該多數場效電晶體之該第4場效電晶體之第2端子 接至Vss。 4 8.如申請專利範圍第4 3項之方法，其另包括將該多數 場效電晶體之該第1場效電晶體之第1端子接至具有 該減小.電壓位準之減小電壓源，及將該多數場效電晶 體之該第1場效電晶體之第2端子接至該多數場效電 晶體之第2場效電晶體之第1端子，及將該多數場效 電晶體之該第2場效電晶體之閘極接至該第1反相器 之輸出。 49. 如申請專利範圍第48項之方法，其另包括將該多數 場效電晶體之該第2場效電晶體之第2端子接至Vss。 50. 如申請專利範圍第49項之方法，其另包括提供具有 輸入及輸出之傳輸閘，及具有該第2級之傳輸閘控制 端子，該方法另包括：將該傳輸鬧輸入接至該多數場 效電晶體之該第1場效電晶體之該第2端子及該多數 場效電晶體之該第2場效電晶體之該第1端子，將該 39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公i ) 請 先 閱 讀 背 之 注 意 事 項 t 裝 訂 線 509965 六、申請專利範圍 傳輸閘輸出接至該輸出節點，及將該傳輸閘接制端子 接成接收該中繼器使能信號。 5 1.如申請專利範圍第4 0項之方法，其中該減小電壓信 號之電壓位準係小於或等於1 V。 5 2.如申請專利範圍第40項之方法，其中，該積體電路 係微處理器電路。 5 3. —種在積體電路上之混合擺動電壓中繼器電路，該 混合擺動電壓中繼器電路係建構成接於其上有全擺動 電壓信號之信號線，該全擺動電壓信號具有代表該積 體電路運轉時之內部電壓位準之全擺動電壓位準，並 用於輸出減小電壓信號，該減小電壓信號之之電壓位 準係低於該全擺動電壓位準，該混合擺動電壓中繼器 電路具有接至該信號線之第1部份，用於接收第1全 擺動電壓信號之輸入節點，及接至該信號線之第2部 份’用於輸出第1減小電壓信號之輸出節點，其包括： 具有用於接收該第1全擺動電壓信號之該輸入節點 之第1級；及 接至該第1級之第2級，該第2級係構建成響應於 該第全擺動電壓在該輸出節點輸出該第1減小電壓信 號’其中該第2級含有至少一個位準移動級及輸出級。 54，如申g靑專利範圍第53項之混合擺動電壓中繼器電 路’其中該第1級包含具有輸入及輸出之第1反相器， 該第1反相器係接成接收該第丨全擺動電壓信號，該 509965 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 第1反相器輸出係接至該第2級。 5 5.如申請專利範圍第54項之混合擺動電壓中繼器電 路’其中該第2級含有第2反相器及串聯接於具有該 減小電壓位準之第1減小電壓位準源及Vss之間，該第 2反相器具有接至該第丨反相器輸出之輸入，該第2 反相器具有接至該多數場效電晶體之第1場效電晶體 之閘極之第2輸出。 . 56.如申請專利範圍第55項之混合擺動電壓中繼器電 路’其中該多數場效電晶體之該第1場效電晶體之第 1端子係接至該多數場效電晶體之第2場效電晶體之 第1端子，及 該多數場效電晶體之該第2場效電晶體之聞極係接 成接收該中繼器使能信號。 5 7.如申請專利範圍第5 6項之混合擺動電壓中繼器電 路’其中該多數場效電晶體之該第2場效電晶體之第 2端子係接至具有該全擺動電壓位準之全擺動電壓源。 5 8·如申請專利範圍第55項之混合擺動電壓中繼器電 路，其中該第1反相器輸出係接至該多數場效電晶體 之第3場效電晶體之閘極，該多數場效電晶體之該第3 場效電晶體之第1端子係接至該輸出節點及該多數場 效電晶體之該第1場效電晶體之第2端子。 5 9.如申請專利範圍第58項之混合擺動電壓中繼器電 路，其中該多數場效電晶體之該第3場效電晶體之第 2端子係接至該多數場效電晶體之第4場效電晶體之 41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） 請 先 閱 讀 背 面 之 注 意 事 項 t 裝 訂 線 509965 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 第1端子， 該多數場效電晶體之該第4場效電晶體之閘極係接 成接收該中繼器使能信號，及 該多數場效電晶體之該第4場效電晶體之第2端子 係接至V S S。 60.如申請專利範圍第55項之混合擺動電壓中繼器電 路’其中該多數場效電晶體之該第1場效電晶體之第 1端子係接至具有該減小電壓位準之減小電壓源，該 多數場效電晶體之該第1場效電晶體之第2端子係接 至該多數場效電晶體之第2場效電晶體之第1端子， 及 該多數場效電晶體之該第2場效電晶體之閘極係接 至該第1反相器輸出。 6 1.如申請專利範圍第60項之混合擺動電壓中繼器電 路，其中該多數場效電晶體之該第2場效電晶體之第 2端子係接至V s s。 62. 如申請專利範圍第6 1項之混合擺動電壓中繼器電 路，其另包含具有輸入及輸出之傳輸閘，及具有該第 2級之傳輸閘控制端子，該傳輸閘傳入係接至該多數 場效電晶體之該第1場效電晶體之該第2端子及該多 數場效電晶體之該第2場效電晶體之該第1端子，該 傳輸閘輸出係接於該輸出節點，及該傳輸閘之控制端 子係接成接收該中繼器使能信號。 63. 如申請專利範圍第53項之混合擺動電壓中繼器電 42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 f 裝 訂 線 509965 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _ D8六、申請專利範圍 路’其中該減小電壓信號之電壓位準係小於或等於 IV。 64. 如申請專利範圍第53項之混合擺動電壓中繼器電 路，其中該積體電路係微處理器電路。 65. —種在積體電路上之混合擺動電壓中繼器電路，該 混合擺動電壓中繼器係建構成接於在減小電壓位準上 運轉之信號線之第1部份和在全擺動電壓位準上運轉 之該信號線之第2部份之間，該全擺動電壓位準係該 積體電路運轉時之內部電壓位準，該混合擺動電壓中 繼器電路係建構成接收第1減小電壓信號及響應中繼 器使能信號之第1狀態輸出第1全攏動電壓信號，該 混合擺動電壓中繼器電路係建構成接收該第1全擺動 電壓信號及響應於該中繼器使能信號之第2狀態輸出 該減小電壓信號，並包括： 連接在該信號線之該第1部份及該信號線之該第2 部份間之第1單向中繼器電路，該第1單向中繼器電 路包括： 具有該第1輸入節點之第1單向中繼器電路輸入 級’該第1輸入節點係接至該信號線之該第1部份， 該第1單向中繼器電路輸入級係建構成響應該中繼器 使能信號之該第1狀態在該信號線之該第丨部份接收 該第1減小電壓信號； 接於該第1單向中繼器電路輸入級之第丨單向中繼 器位準移動級，該第1單向中繼器位準移動級係設計 -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 請 先 閱 讀 背 面 之 注 意 事 項 i 裝 訂 線 509965 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 成當該中繼器使能信號處於該第1狀態時響應該第1 減小電壓信號輸出至少一個位準移動級控制信號，該 至少一個位準移動級控制信號之電壓位準係高於該 第1減小電壓信號關聯之電壓位準；及 具有接至該信號線之該第2部份之第1輸出節點之 第1單向中繼器電路輸出級，該第1單向中繼器電路 輸出級係建構成當該中繼器使能信號·處於該第1狀態 時響應該至少一個位準移動級控制信號在該輸出節 點輸出該全擺動電壓信號，及 接在該信號線之該第1部份及該信號線之該第2部 份間之第2單向中繼器電路，該第2單向中繼器電路 包括： 具有接至該信號線之該第2部份，用於當該中繼器 使能信號處於第2狀態時在該信號線之該第2部份接 收該第1全擺動電壓信號之第2輸入節點之第1級； 及 接至該第1級之第2級，該第2級具有接至該信號 線之該第1部份之第2輸出節點，該第2級係建構成 當該中繼器使能信號處於第2狀態時響應該第1全擺 動電壓在該輸出節點輸出該第1減小電壓信號，其中 該第2級包含至少一個位準移動級及輸出級。 請 先 閱 讀 背 面 之 注 意 事 項 t 裝 訂 線 44- 張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308097A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置およびその製造方法
US6515516B2 (en) 2001-01-22 2003-02-04 Micron Technology, Inc. System and method for improving signal propagation
US6815984B1 (en) * 2001-08-27 2004-11-09 Cypress Semiconductor Corp. Push/pull multiplexer bit
US7677956B2 (en) 2002-05-10 2010-03-16 Cabot Microelectronics Corporation Compositions and methods for dielectric CMP
JP3665633B2 (ja) * 2002-09-20 2005-06-29 株式会社東芝 半導体集積回路
US7071105B2 (en) 2003-02-03 2006-07-04 Cabot Microelectronics Corporation Method of polishing a silicon-containing dielectric
KR100539921B1 (ko) * 2003-12-05 2005-12-28 삼성전자주식회사 양방향 신호 레벨 변환 회로
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7786759B2 (en) * 2006-12-22 2010-08-31 Fairchild Semiconductor Corporation Bidirectional signal interface and related system and method
TWI449333B (zh) * 2006-12-22 2014-08-11 Fairchild Semiconductor 雙向訊號介面及相關系統及方法
JP4896159B2 (ja) * 2006-12-26 2012-03-14 ルネサスエレクトロニクス株式会社 Ｃｍｏｓ回路及び半導体装置
JP2009296119A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 双方向バッファ回路及び信号レベル変換回路
KR20100073621A (ko) * 2008-12-23 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
US8018250B1 (en) * 2010-10-19 2011-09-13 Xilinx, Inc. Input/output block and operation thereof
KR101922397B1 (ko) 2011-05-20 2018-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101993192B1 (ko) * 2012-10-04 2019-06-27 삼성전자주식회사 다중 전압 입력 버퍼
CN103854966B (zh) * 2012-11-30 2016-08-24 中国科学院微电子研究所 平坦化处理方法
US9118320B2 (en) * 2013-12-03 2015-08-25 Elite Semiconductor Memory Technology Inc. Input buffer with current control mechanism
KR102485405B1 (ko) * 2018-03-02 2023-01-06 에스케이하이닉스 주식회사 데이터 버퍼 및 이를 포함하는 메모리 장치
KR20190119729A (ko) 2018-04-13 2019-10-23 권태규 제전성과 내절단성이 탁월한 복합기능성 장갑 및 이의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179299A (en) * 1990-11-05 1993-01-12 Ncr Corporation Cmos low output voltage bus driver
US5255287A (en) 1991-06-28 1993-10-19 Digital Equipment Corporation Transceiver apparatus and methods
US5202593A (en) * 1991-10-30 1993-04-13 I-Cube Design Systems Inc. Bi-directional bus repeater
JP3194636B2 (ja) * 1993-01-12 2001-07-30 三菱電機株式会社 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム
US5952847A (en) 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5801549A (en) * 1996-12-13 1998-09-01 International Business Machines Corporation Simultaneous transmission bidirectional repeater and initialization mechanism
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US6137167A (en) * 1998-11-24 2000-10-24 Micron Technology, Inc. Multichip module with built in repeaters and method

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