TWI449333B

TWI449333B - 雙向訊號介面及相關系統及方法

Info

Publication number: TWI449333B
Application number: TW096144731A
Authority: TW
Inventors: Lei Huang; Danyang Zhu; Myron Miske
Original assignee: Fairchild Semiconductor
Priority date: 2006-12-22
Filing date: 2007-11-26
Publication date: 2014-08-11
Also published as: CN101207378A; CN101207378B; TW200836484A

Description

雙向訊號介面及相關系統及方法

本案係關於一種雙向訊號介面及相關系統及方法。

優先權主張

本申請案主張於2006年12月22日提申的美國臨時申請案流水號60/876,592的優先權，其被以參照方式併入。

雙向訊號(bidirectional signal)介面允許產生具有不同電壓準位的邏輯訊號的兩個或更多電路之間的通信。例如，假如處理器產生等於0伏(V)的低邏輯準位(例如，邏輯0準位)和等於1.8V的高邏輯準位(例如，邏輯1準位)，並且記憶體產生等於0V的邏輯0準位和等於2.7V的邏輯1準位。因為它們的邏輯1準位不同，所以一般不能將處理器的訊號(例如，資料位址)節點直接地連接至記憶體的對應的訊號節點。代替地，將雙向訊號介面佈置在處理器和記憶體之間，介面將來自處理器的邏輯-1訊號的電壓準位轉換為記憶體的邏輯-1電壓準位，並將來自記憶體的邏輯-1訊號的電壓準位轉換為處理器的邏輯-1電壓準位。

很多已知的雙向訊號介面要求一個或更多的方向訊號(direction signal)，方向訊號表示在特定時刻哪個耦合電路(例如，上述例子中的處理器或記憶體)正將訊號驅動至特定的訊號節點。例如，當處理器將邏輯訊號驅動至訊號節點時，處理器可以產生一方向訊號，其向介面指示處理器是訊號的源。類似地，當記憶體驅動邏輯訊號至相同訊號節點時，記憶體可以產生一方向訊號，其向介面指示記憶體是訊號的源。

但是一些電路不能產生方向訊號。

幸運地是，一些已知的雙向訊號介面不要求方向訊號。

但是這些雙向訊號介面可能具有不理想的特性。例如，現有介面速度可能相對較慢，而且可能因此限制耦合電路之間的帶寬。此外，在備用狀態中，即無訊號轉換期間，現有介面可能消耗大量的能量。

根據本發明的實施例，雙向訊號介面包括第一節點和第二節點以及第一轉換電路和第二轉換電路。第一節點和第二節點分別可操作於接收第一邏輯訊號和第二邏輯訊號。第一轉換電路具有連接在第一節點和第二節點之間的第一訊號路徑，其可操作於感測第一節點上的第一邏輯訊號的轉換，並且回應於所述轉換，可操作於將第一邏輯訊號經由第一訊號路徑連接至第二節點。第二轉換電路具有連接在第一節點和第二節點之間並與第一訊號路徑並聯的第二訊號路徑，其可操作於感測第二節點上的第二邏輯訊號的轉換，並且回應於第二邏輯訊號的轉換，可操作於將第二邏輯訊號經由第二訊號路徑連接至第一節點。

根據本發明的另一實施例，第一訊號路徑可以不與第二訊號路徑並聯，第一轉換電路回應於第一邏輯訊號的轉換，可操作於禁止第二轉換電路在第一預定時間內將第二邏輯訊號連接至第一節點，以及第二轉換電路回應於第二邏輯訊號的轉換，可操作於禁止第一轉換電路在第二預定時間內將第一邏輯訊號連接至第二節點。

雙向訊號介面的該實施例可以比現有介面更加快速，並且消耗更少的備用能量。

圖1 爲電子系統 10 的電路圖，根據本發明的實施例，其包括具有多工能力的雙向訊號介面 12 。如以下結合圖2-8 所討論，介面 12 可以比現有雙向介面更加快速並且消耗更少的備用能量，而且還可以提供優於現有介面的其他優點。

除了介面 12 之外，系統 10 還包括主電路 14 和一個或多個從電路 16 ₁ -16 _n ，主電路 14 由低電源電壓 V _A 和共同電源電壓 V _C 供能，從電路 16 ₁ -16 _n 由 V _C 和各自的獨立高電源電壓 V _B1 -V _Bn 供能，其中高電源電壓 V _B1 -V _Bn 可以是相同的或不同的。例如，系統 10 可以爲一部手機，主電路 14 可以爲由 V _A =1.8V和 V _C =0V(接地)供能的微處理器，而從電路 16 ₁ -16 _n 可以是由 V _B1 -V _Bn =2.7V和 V _C =0V供能的非揮發性記憶體電路，並且每個存儲各自的手機配置韌體(爲了清楚，圖1中省略了手機的其他元件)。例如，記憶體 16 ₁ 可以存儲爲在美國工作的手機而配置的韌體，而記憶體 16 ₂ 可以存儲爲在歐洲工作的手機而配置的韌體。

主電路 14 經由匯流排 A _匯流排發送和接收訊號(例如，資料和位址訊號)，例如，其可以遵守安全數位輸入/輸出(SDIO)或多媒體卡(MMC)匯流排協定，並產生分別對應於從電路 16 ₁ -16 _n 的致能訊號 E ₁ -E _n 。因爲主電路 14 由 V _A 和 V _C 供能，因此由主電路産生的訊號的高邏輯準位(例如，邏輯1準位)等於 V _A ，而低邏輯準位(例如，邏輯0準位)等於 V _C 。

類似地，從電路 16 ₁ -16 _n 中的每個電路可以經由各自的匯流排 B _匯流排1 -B _匯流排n 發送和接收訊號(例如，資料和位址訊號)，例如，其也可以遵守SDIO或MMC匯流排協定。因爲從電路1 6 ₁ -16 _n 由 V _B1 -V _Bn 和 V _C 供能，因此從電路産生的訊號的高邏輯準位分別等於 V _B1 -V _Bn ，而低邏輯準位等於 V _C 。

工作時，介面電路 12 將來自主電路 14 的訊號連接並轉換至由從電路 161-16n 中選擇的一個，並且還將選擇的從電路的訊號連接並轉換至主電路。

例如，假如主電路 14 爲處理器，從電路 16 ₁ -16n 爲記憶體，並且主電路請求從從電路 16 ₁ 中讀取資料。

首先，主電路 14 爲致能訊號 E ₁ 産生有效的邏輯準位(即，高邏輯準位)，並且在 A _匯流排上傳送記憶體位置的位址以在從電路 16 ₁ 中讀取。

接著，回應於用於E_l 的有效的邏輯準位，介面 12 將 A _匯流排上的位址訊號連接至 B _匯流排1 ，但不連接來自Ａ _匯流排的Ｂ _匯流排2 -B _匯流排n 。尤其，對於具有高邏輯準位的 A _匯流排上的位址訊號，介面 12 將來自電壓 V _A 的這些訊號轉換至電壓 V _B1 ’並且將轉換的訊號驅動至Ｂ _匯流排1 的對應線路。對於具有低邏輯準位的 A _匯流排上的位址訊號，無需轉換，因爲主電路 14 和選擇的從電路 16 ₁ 的低邏輯準位均等於 V _C ；因此，介面 12 將這些訊號驅動至 B _匯流排1 的對應線路而不轉換它們。此外，如以下結合圖6、8和14所討論，介面 12 可以提供瞬態驅動“升壓”，使得介面驅動至Ｂ _匯流排１的訊號具有處於期望範圍內，例如，1-100奈秒(ns)內的上升和/或下降時間。因此，與現有雙向介面相比，該瞬態驅動升壓可以增加介面 12 的訊號帶寬。

然後，選擇的從電路 16 ₁ 接收具有合適的高電壓準位 V _B1 和低電壓準位V _C 的 B _匯流排1 位址訊號，並且分別回應於這些訊號，從被編址的位置中重新獲取資料。

接著，選擇的從電路 16 ₁ 將重新獲取的資料驅動至 B匯流排1 。

然後，回應於用於 E ₁ 的仍有效的邏輯準位，介面 12 將 B _匯流排1 上的資料訊號連接至 A _匯流排，並且保持Ｂ _匯流排2 -B _匯流排n 不被連接到 A _匯流排。尤其，對於具有高邏輯準位的 B _匯流排1 上的資料訊號，介面 12 將來自電壓 V _B1 的這些訊號轉換至電壓 V _A ，並將轉換的訊號驅動至Ａ _匯流排的對應線路。對於具有低邏輯準位的Ｂ _匯流排1 上的資料訊號，無需轉換，因爲主電路 14 和選擇的從電路 16 ₁ 的低邏輯準位均等於 V _C ；因此，介面 12 將這些訊號驅動至 B _匯流排1 的對應線而不進行轉換。此外，如以下結合圖6、8和14所討論，介面 12 可以提供暫態驅動升壓，使得介面驅動至 A _匯流排的訊號具有處於期望範圍，例如，1-100奈秒(ns)內的上升和/或下降時間。

隨後，主電路 14 重新獲取來自 A _匯流排的被請求的資料。

介面 12 繼續以上述方式在主電路 14 和選擇的從電路 16 ₁ 之間連接訊號，直到主電路通過將 E ₁ 轉變爲無效的邏輯準位而指示其不再需要與選擇的從電路進行通信。

接著，回應於 E ₁ 的無效的邏輯準位，介面 12 不從 A _匯流排連接 B _匯流排1 ，並保持Ｂ _匯流排2 -B _匯流排n 不被連接到 A匯流排 。

依然參照圖1，關注系統 10 的另一實施例。例如， V _A 可以大於或等於 V _B1 -V _Bn 中的一些或所有；對於 V _B1 -V _Bn 中等於 V _A 的電源電壓，介面 12 不需要轉換來自主電路 14 或來自從電路 16 ₁ -16 _n 的訊號的高邏輯準位。此外，儘管未在圖1中示出，從電路 16 ₁ -16 _n 可以分別接收致能訊號 E ₁ -E _n ；當從電路不接收 E ₁ -E _n 時，主電路 14 可以經由 A _匯流排和介面 12 發送預定的初始化序列，使得選擇的從電路 16 “獲知”其已經被選取。此外，可以用產生致能訊號的主電路替換從電路 16 ₁ -16 _n ，使得電路 16 ₁ -16 _n 中的任何一個能夠開始與主電路 14 通信。而且，系統 10 可以包括連接至相同或各個匯流排 A _匯流排的多個主電路 14 。另外，主電路 14 可以不僅僅爲處理器，並且從電路 16 ₁ -16 _n 可以不僅僅爲記憶體。此外，儘管圖1中所示的是分散的積體電路(IC)，但是可以將介面 12 、主電路 14 和從電路 16 ₁ -16 _n 中的一個或更多佈置在相同的IC晶片上，例如，可以將系統 10 或一部分的系統設置在單個IC晶片上。而且，主電路 14 可以通過啟動致能訊號 E ₁ -E _n 中的多個而向多個從電路 16 同時發送訊號。另外，主電路 14 和從電路 16 ₁ -16 _n 可以接收不同的低電源電壓 V _C ，在這種情況下，介面 12 可以轉換低邏輯準位。

圖2為介面電路 12 (圖1)的耦合電路 20 的示意圖，其中，根據本發明的實施例，耦合電路可操作地將 A _匯流排中的單條線路連接至選擇的 B _匯流排的對應線路。介面電路 12 包括用於匯流排 B _匯流拵1 -B _匯流排n (圖1)中的每條線路 22 的各個耦合電路 20 。例如，假如 A _匯流排 (圖1)包括6條線路 24 ₁ -24 ₆ (僅僅在圖2中示出了一條線路 24 )，並且 B _匯流排1 -B _匯流排n 每個各自包括六條對應線路 22 ₁ -22 ₆ (僅僅在圖2中示出了1條線路 22 )。因此，對於 B _匯流排1 ，介面電路 12 包括六個耦合電路 20 ，其分別連接 A _匯流排的線路 22 ₁ 和 B _匯流排1 的 24 ₁ 、線路 22 ₂ ( A _匯流排 )和 24 ₂ ( B _匯流排1 )、線路 22 ₃ 和 24 ₃ 、線路 22 ₄ 和 24 ₄ 、線路 22 ₅ 和 24 ₅ 以及線路 22 ₆ 和 24 ₆ 之間的訊號。類似地，對於 B _匯流排2 -B _匯流排n 中每個，介面電路 12 包括六個單獨的耦合電路 20 ，對於匯流排 B _匯流排1 -B _匯流排n ，一共有6．n個耦合電路 20 。此外，A 表示 A _匯流排的任意一條線路 24 所攜帶的邏輯訊號， B 表示 B _匯流排1 -B _匯流排n 中選擇的一個的對應線路 22 所攜帶的邏輯訊號，Ｅ _A 表示對應於 B _匯流排1 -B _匯流排n 中選擇的一個的致能訊號 E ₁ -E _n 中的一個，而 V _B 表示對應於 B _匯流排1 -B _匯流排n 中選擇的一個的從電源電壓 V _B1 -V _Bn 中的一個。此外， A _高和 B _高分別表示訊號 A 和 B 的高邏輯準位 V _A 和 V _B ，而 A _低和 B _低分別表示訊號 A 和 B 的低邏輯準位 V _C 。

耦合電路 20 包括連接至 A _匯流排線路 24 的節點 26 和連接至選擇的 B _匯流排線路 22 的節點 28 ，並且包括並聯連接在節點 26 和 28 之間的通過電路(pass-through circuit) 30 、升壓轉換器(step-up translator) 32 以及降壓轉換器(step-down translator) 34 。

節點 26 和 28 可以是介面 12 的外部接腳，或者如果介面設置在與主電路 14 或從電路 16 相同的晶片上，節點 26 和 28 可以是晶片上的外部節點。

通過電路 30 接收電源電壓 V _A 和 V _C ，並且可操作地接收主電路 14 驅動至節點 26 的低邏輯準位 A _低，而且可操作地將 A _低連接至節點 28 作爲對應的低邏輯準位 B _低；通過電路 30 還可操作地接收選擇的從電路 16 驅動至節點 28 的低邏輯準位 B _低，並可操作地將 B _低連接至節點 26 作爲對應的低邏輯準位 A _低。因爲在該實施例中 A _低 = B _低 = V _C ，對於 A _低至 B _低的切換，無需電壓準位轉換，反之亦然。此外，因爲在該實施例中， V _C 小於 V _A 和 V _B ，因此通過電路 30 僅僅需要接收這兩個電源電壓中較低的一個，在該實施例中，較低的電源電壓爲 V _A 。以下結合圖3進一步描述通過電路 30 。

升壓轉換器 32 接收電源電壓 V _A 、 V _B 和 V _C ，並且可操作地接收主電路 14 驅動至節點 26 的高邏輯準位 A _高，將 A _高轉換爲對應的高邏輯準位 B _高，接著將 B _高驅動至節點 28 。例如，假如當致能訊號 E _A 具有有效準位時，主電路 14 (圖 1)將節點 26 上的訊號 A 從 A _低轉換爲 A _高。回應於該轉換，升壓轉換器 32 以相對高的驅動強度將節點 28 上的訊號 B 從 B _低轉換爲 B _高，使得 B 的上升時間位於期望的範圍內，例如1-100ns，這依賴於具體應用。因此，轉換器 32 以較低的驅動強度維持節點 28 上的準位 B _高，直到下列情況中的一種發生：主電路 14 將 A 轉換回 A _低，選擇的從電路 16 將 B 轉換回 B _低，或者主電路將 E _A 轉換爲無效準位--較低的驅動強度允許主電路將Ａ轉換回Ａ _低或者允許從電路將Ｂ轉換回Ｂ _低，而介面 12 與現有介面相比不用消耗過多的能量。以下結合圖4-6進一步描述升壓轉換器 32 。

降壓轉換器 34 接收電源電壓 V _A 、 V _B 以及 V _C ，並且可操作地接收選擇的從電路 16 驅動至節點 28 的高邏輯準位 B _高，將 B _高轉換成對應的高邏輯準位 A _高，並接著驅動 A _高至節點 26 。例如，假如當致能訊號 E _A 具有有效準位時，選擇的從電路 16 (圖1)將節點 28 上的訊號 B 從 B _低轉換爲 B _高。回應於該轉換，轉換器 34 以相對高的驅動強度將節點 26 上的訊號 A 從 A _低轉換爲 A _高，使得 A 的上升時間位於期望範圍內，例如1-100ns，這依賴於具體應用。因此，轉換器 34 以較低驅動強度維持節點 26 上的準位 A _高，直到下列情況中的一種發生：選擇的從電路 16 將 B 轉換回 B _低，主電路 14 (圖1)將 A 轉換回 A _低，或者主電路將 E _A 轉換回無效準位--較低的驅動強度允許從電路將 B 轉換回 B _低或者允許主電路將 A 轉換為 A _低，而介面 12 與現有介面相比不消耗過多的能量。以下結合圖7-8進一步描述降壓轉換器 34 。

圖3爲根據本發明的實施例的圖2的通過電路 30 的示意圖。

電路 30 包括NMOS電晶體 40 ，使其閘極節點 42 經由緩衝器 44 連接至 E _A 、一個源極/汲極節點 46 連接至A-側節點 26 、另一源極/汲極節點 48 連接至B 側節點 28 ，以及基極(body)節點 50 連接至 V _C 。電晶體 40 的臨限電壓小於 V _A -V _C 的差值。例如，電晶體 40 的臨限電壓可以大約爲0.5V。

工作時，當 E _A 具有有效的高邏輯準位 V _A 時，緩衝器 44 將等於 V _A 的電壓驅動至閘極節點 42 。只要節點 26 和 28 中至少一個分別攜帶低邏輯準位 A _低或 B _低，閘極節點 42 上的電壓 V _A 就導通電晶體 40 ，使得電晶體在節點 26 和 28 之間表現爲低阻抗，一般幾歐姆或者更少。

如果主電路 14 (圖1)驅動等於 V _C 的 A _低至節點 26 ，那麼“導通的”電晶體 40 可操作地將來自節點 26 的 A _低連接至節點 28 成爲等於 V _C 的 B _低。

類似地，如果選擇的從電路 16 (圖1)將等於 V _C 的 B _低驅動至節點 28 ，那麼“導通的”電晶體 40 可操作地將來自節點 28 的 B _低連接至節點 26 成爲等於 V _C 的 A _低。

考慮通過電路 30 的可選實施例。例如，其中 V _A 和 V _B 爲負電壓，電晶體 40 可以爲PMOS電晶體。

圖4為根據本發明的實施例的圖2的升壓轉換器 32 的示意圖，其中 E _B 表示加強的(stepped-up)致能訊號 E _A 。即，如果訊號 E _A 具有有效的高準位 E _A高 = V _A ，那麼對應的訊號 E _B 具有有效的高邏輯準位 E _B高 = V _B 。以下結合圖5描述用於將 E _A高轉換爲 E _B高的轉換器。

升壓轉換器 32 包括NAND閘 60 、反相器 62 、四電晶體升壓栓鎖器 64 以及驅動緩衝器 66 。NAND閘 60 和反相器 62 由 V _A 和 V _C 供能，而栓鎖器 64 和驅動緩衝器 66 由 V _B 和 V _C 供能。

工作時，當訊號 A 或訊號 E _A 具有低邏輯準位 A _低 = E _A低 = V _C 時，緩衝器 66 相對於節點 28 表現爲高輸出阻抗。即，緩衝器 66 的輸出不輸出訊號準位至節點 28 ，使得其他電路例如通過電路 30 (圖2)或者選擇的從電路16(圖1)可以控制節點 28 上的電壓準位。

但是當 E _A = E _A高並且主電路 14 (圖1)將訊號 A 轉換爲高邏輯準位 A _高時，緩衝器 66 驅動高邏輯準位 B _高至節點 28 。回應於在 E _A = E _A高時訊號 A 從 A _低到 A _高的轉換，NAND閘 60 在其輸出處産生低邏輯準位 A _低，並且反相器 62 在其輸出處産生高邏輯準位 A _高。回應於其各個閘極 G 上的這些輪出電壓 A _低和 A _高，栓鎖器 64 的NMOS電晶體 68 導通並將PMOS電晶體 70 的閘極 G 上拉至大約等於 V _C ，並且NMOS電晶體72截止並且不導出電流。回應於其閘極 G 的電壓V_C ，PMOS電晶體 70 導通並將栓鎖器-輸出節點 74 上拉至電壓 V _B 。接著，緩衝器 66 將該電壓 V _B 驅動至節點 28 ，以産生具有高邏輯準位 B _高 = V _B 的訊號 B 。如果在A轉換爲 A _高之前訊號 B 爲 B _低，那麼，如以下結合圖6進一步所述，因爲緩衝器 66 以相對高驅動強度驅動節點 28 一段預定時間， B 以期望的上升時間從 B _低轉換爲 B _高；在預定時間過去後，緩衝器 66 以相對低的驅動強度驅動節點 28 。

當主電路 14 (圖1)將 E _A 轉換回 E _A低或者將 A 轉換回 A _低時，緩衝器 66 的輪出在節點 28 處表現爲高阻抗。回應於訊號 E _A 從 E _A高至 E _A低的轉換或者 A 從 A _高至 A _低的轉換，NAND閘 60 在其輸出處產生高邏輯準位 A _高，並且反相器 62 在其輸出處產生低邏輯準位 A _低。回應於這些輸出電壓 A _高和 A _低，NMOS電晶體 68 “截止”，並且NMOS電晶體 72 ‘“導通”，而且因此將栓鎖器-輸出節點 74 降低至 V _C 。回應於其閘極 G 處的電壓 V _C ，PMOS電晶體 76 “導通”並將PMOS電晶體 70 的閘極升高至 V _B ，因此使電晶體 70 “截止”。回應於其輸入處的電壓 V _C ，緩衝器 66 “截止”並在節點 28 處表現爲高輸出阻抗。

依然參照圖4，考慮升壓電晶體 32 的其他實施例。例女。，如果 V _A 和 V _B 相對於 V _C 爲負，則可以用兩個栓鎖器64替代升壓栓鎖器 64 。

圖5爲升壓轉換器 80 的示意圖，根據本發明的實施例，其用於將致能訊號 E _A 轉換爲圖4的加強的致能訊號 E _B 。

除了轉換管 80 缺少類似於緩衝器 66 的輸出緩衝器之外，轉換器 80 在結構和功能上類似於圖4的轉換器 32 ，並且包括替換NAND閘 60 的反相器 82 。回應於主電路 14 (圖1)將 E _A 從 E _A低 = V _C 轉換爲 E _A高 = V _A ，類似於栓鎖器 64 (圖4) 的升壓栓鎖器 84 將 E _B 從 E _B低 = V _C 轉換成 E _B高 = V _B ，並且只要主電路將 E _A 保持爲 E _A高，就使 E _B 保持在 E _B高。相反，回應於主電路 14 將 E _A 從 E _A高轉換爲 E _A低，栓鎖器 84 將 E _B 從 E _B高轉換爲 E _B低，並且只要主電路將 E _A 保持在 E _A低，就使 E _B 保持爲 E _B低。

圖6爲根據本發明的實施例的圖4的緩衝器 66 的示意圖。

緩衝器 66 包括高強度驅動路徑 90 以及低強度驅動路徑 92 。

高強度驅動路徑 90 包括延遲反相器 94 、由 V _B 和 V _C 供能的三輸入NAND閘 96 以及由 V _B 供能的“強”PMOS驅動電晶體 98 。

低強度驅動路徑 92 包括由 V _C 和Ｖ _B 供能的兩輸入NAND閘 100 、由 V _B 供能的“弱”PMOS驅動電晶體 102 以及可選的上拉電阻器 104 。如果上拉電阻器 104 出現，那麼即使單獨的電晶體 102 不是弱電晶體，其也可以使得電晶體 102 變弱。

如以上結合圖4所討論，在主電路 14 (圖1)將 E _A 轉換爲 E _A高並將 A 轉換爲 A _高之前，電晶體 72 (圖4)將節點 74 處的電壓上拉至 V _C 。

因此，電晶體 98 和 102 均“截止”。節點 74 處的電壓 V _C 迫使延時反相器 94 的輸出處的電壓等於 V _B ，這就使得NAND閘 96 的輸出處的電壓等於 V _B ，因而使電晶體 98 “截止”。類似地，節點 74 處的電壓 V _C 也使得NAND閘 100 的輸出處的電壓等於 V _B ，並因而使電晶體 102 “截止”。

類似地，如以上結合圖4所討論，當 E _A 等於有效準位 E _A高 (並因此當 E _B 等於 E _B高 )時，回應於主電路 14 (圖1)將 A 轉換爲 A _高，電晶體 70 (圖4)將節點 74 從 V _C 上拉至 V _B 。

依然參照圖6，回應於 E _B = E _B高以及節點 74 處的電壓從 V _C 轉換爲 V _B ，輸入至NAND閘 96 的所有訊號等於 V _B ，因此使得NAND閘 96 的輸出等於 V _C 並且“導通”電晶體 98 。電晶體 98 被設計成對於節點 28 呈現出相對低的輸出阻抗(幾歐姆或者更少)。因此，電晶體 98 將訊號Ｂ相對快速地從Ｂ _低驅動爲Ｂ _高，例如，上升時間處於1-100ns範圍內。

類似地，回應於 E _B = E _B高以及節點 74 處的電壓從 V _C 轉換為 V _B ，輸入至NAND閘 100 的所有訊號等於 V _B ，因此使得NAND閘 100 的輸出等於 V _C 並“導通”電晶體 102 。電晶體 102 和電阻器 104 (如果包括)的組合被設計成呈現給節點 28 一個比電晶體 98 表現的輸出阻抗高的輸出阻抗(例如，100kΩ)；因此，電晶體 102 和電阻器(如果包括)的組合具有相對低的驅動強度。可選地，可以省略電阻器 104 ，並且可以將電晶體 102 設計成向節點 28 表現期望的輸出阻抗。

但是，因爲驅動路徑 90 和 92 並聯，因此當電晶體 98 和 102 都“導通”時，緩衝器 66 的整個驅動強度相對較強。

依然參照圖6，在經過大於或等於訊號 B 的期望上升時間的預定時間之後，NAND閘 96 使電晶體 98 “截止”，使得緩衝器 66 的整個驅動強度變弱。在通過延遲反相器 94 的傳播延遲時間(例如，3.5ns)之後，節點 74 上的電壓 V _B 迫使反相器的輸出等於 V _C 。在通過NAND閘 96 的傳播延遲時間(例如，0.3ns)之後，該NAND閘的中間輸入節點處的電壓 Vc 迫使該NAND閘的輸出節點等於 V _B ，因此在短暫的傳播延遲時間之後(例如，0.2ns)使強電晶體 98 “截止”。因為僅僅弱電晶體 100 保持‘‘導通”，在節點 74 處的電壓從 V _C 轉換爲 V _B 之後，緩衝器 66 的驅動強度在一段預定時間(例如，2.0ns)內變爲相對低的強度，其中，預定時間等於通過反相器 94 、NAND閘 96 以及電晶體 98 的傳播延遲的總和。可以通過調整反相器 94 的延時而將該預定時間設置爲期望值。

緩衝器 66 將節點 28 處的訊號 B 不穩定地維持在 B _高，直到主電路14(圖1)將節點 26 (圖4)處的訊號 A 轉換為 A _低，或者選擇的從電路 16 (圖1)將節點 28 處的訊號 B 轉換爲 B _低。

回應於主電路 14 (圖1)將訊號 A 轉換為 A _低，NMOS電晶體 72 (圖4)將節點 74 下拉至 V _C ，這樣迫使NAND閘 96 和 100 的輸出等於 V _B ，並且因此使電晶體 98 和 100 “截止”。因爲電晶體 98 和 100 “截止”，通過電路 30 (圖2和3)相對容易地將節點 28 處的訊號 B 上拉爲 B _低 = V _C ，並且當從緩衝器 66 中導出少量的靜電流或者沒有導出靜電流時，將 B 保持為 B _低。因此，當 B 處於 B _低時，緩衝器 66 消耗的靜態功耗比僅具有無源上拉元件(passive pull-up element)，例如電阻器的緩衝器消耗的靜態功耗少。

反之，回應於在主電路 14 (圖1)將 A 轉換爲 A _低或者將 E _A 轉換爲 E _A低之前選擇的從電路(圖1)將訊號 B 轉換爲 B _低，電晶體 102 可以在相對短的時間段內形成朝向節點 28 的相對小的靜電流。因爲電晶體 102 爲弱電晶體(或者電阻器 104 使其變弱)，所以該靜電流相對較小，因此不足以阻止 B 轉換為 B _低。此外，回應於節點 28 處的 B _低，通過電路 30( 圖2和3)將節點 26 處的訊號 A 轉換爲 A _低，這樣使得電晶體 98 和 102 “截止”，並且因此而減小或者消除了如上所述由緩衝器66產生的朝向節點 28 的靜電流。因而，當選擇的從電路 16 將 B 從 B _高轉換為 B _低時，緩衝器 66 可以形成朝向節點 28 的大的靜電流的時間(例如，5-150ns)被限制爲通過通過電路 30( 從節點 28 至節點 26) 的傳播延遲以及通過升壓轉換器 32( 從節點 26 至節點 28) 的傳播延遲的總和。

因此，因爲緩衝器 66 可以形成的朝向 28 的靜電流的大小和持續時間相對較小，與現有介面相比，介面 12 (圖1)可以消耗明顯更少的靜態功耗。

參照圖4-6，考慮升壓轉換器 32 的可選實施例。例如，如果 V _A 和 V _B 小於 V _C ，可以以兩個栓鎖器 64 和兩個栓鎖器 84 以及兩個電晶體 98 和兩個電晶體 102 分別代替栓鎖器 64 和栓鎖器 84 以及電晶體 98 和電晶體 102 。

圖7爲根據本發明的實施例的圖2的降壓轉換器 34 的示意圖，其中，圖5的轉換器 80 將 E _A 轉換爲 E _B 。

轉換器 34 包括NAND閘 110 、反相器 112 以及驅動緩衝器 114 。NAND閘 110 和反相器 112 由 V _B 和 V _C 供能，而驅動緩衝器 114 由 V _A 和 V _C 供能。

工作時，當訊號 B 或訊號 E _B 具有低邏輯準位 B _低 = E _b低 = V _C 時，緩衝器114對節點 26 呈現出高輸出阻抗，使得其他電路例如通過電路 30 (圖2)或者主電路 14 (圖1)可以控制節點 26 處的電壓準位。

但是當 E _B = E _B高並且選擇的從電路 16 ( 圖1)將訊號 B 轉換爲高邏輯準位 B _高時，緩衝器 114 將高邏輯準位 A _高驅動至節點 26 。回應於 E _B = E _B高時訊號 B 從 B _低至 B _高的轉換，NAND閘 110 在其輸出處産生低邏輯準位 B _低，而反相器 112 在其輸出處産生高邏輯準位Ｂ _高。回應於節點 116 處輸出電壓 B _高 = V _B ，緩衝器 114 將電壓 V _A 驅動至節點 26 ，以產生具有高邏輯準位 A _高 = V _A 的訊號 A 。如果訊號 A 在 B 轉換爲 B _高之前爲 A _低，那麼，如下結合圖8進一步所述，因爲緩衝器 114 以相對高驅動強度驅動節點26 一段預定時間，因此 A 以期望的上升時間從 A _低轉換爲 A _高；在預定時間過去後，緩衝器 114 以相對低驅動強度驅動節點 26 。

當主電路 14 (圖1)將 E _A 轉換爲 E _A低 (因此有效地將 E _B 轉換爲 E _B低 )或者選擇的從電路 16 (圖1)將 B 轉換爲 B _低時，緩衝器 114 的輸出在節點26 處呈現出高阻抗。回應於訊號 E _B 從 E _B高至 E _B低的轉換或者 B 從 B _高至 B _低的轉換，NAND閘 110 在其輸出處産生高邏輯準位 B _高，並且反相器 112 在其輸出處産生低邏輯準位 B _低。回應於節點 116 上的準位 B _低，緩衝器 114 “截止”，並在節點 26 處呈現出相對高的輸出阻抗。

依然參照圖7，考慮降壓轉換器 34 的另一實施例。

圖8爲根據本發明的實施例的圖6的緩衝器 114 的示意圖。除了緩衝器 114 的元件由 V _A 和 V _C 供能而不是由 V _B 和 V _C 供能之外，緩衝器 114 在拓撲結構和工作上類似於圖4和6的緩衝器 66 ，並且緩衝器的輸出連接至節點 26 而不是節點 28 。因此，爲了簡潔省略了緩衝器 114 的詳細討論。

圖9爲介面電路 12 (圖1)的耦合電路 120 的示意圖，其中，根據本發明的實施例，耦合電路可操作地將 A _匯流排 (圖1)的單條線路連接至選擇的 B _匯流排 (圖1)的對應線路。耦合電路 120 是耦合電路 20 (圖2)的可選方案。因此，在該實施例中，介面電路 12 包括用於匯流排 B _匯流排1 -B _匯流排n (圖1)中的每條線路 22 的各個耦合電路 120 ，一共有6．n個耦合電路 120 。耦合電路 120 可以比耦合電路 20 更快地(即，以更少的延遲時間)在線路 22 和 24 之間連接訊號，尤其是將高準位訊號轉換爲低準位訊號時更是如此。因此，耦合電路 120 的帶寬可以寬於耦合電路 20。

耦合電路 120 包括分別連接至 A _匯流排和選擇的 B _匯流排線路 24 和 22 的節點 122 和 124 、連接在節點 122 和 124 之間的通過-和-升壓轉換器(下文的升壓轉換器) 126 以及也連接在節點 122 和 124 之間的通過-和-降壓轉換器(下文的降壓轉換器) 128。

與耦合電路 20 的節點 26 和 28 (圖2)類似，節點 122 和 124 可以爲介面 12 的外部接腳，或者，如果介面設置在與主電路 14 或從電路 16 (圖1)相同的晶片上，節點 122 和 124 可以爲晶片上的內部節點。

升壓轉換器 126 接收電源電壓 V _A 、 V _B 和 V _C ，並可操作地接收主電路 14 (圖1)驅動至節點 122 的訊號 A ，以及可操作地將 A 切換爲對應的訊號 B 。更具體地，如果 A = A _低 = V _C ，那麼轉換器 126 將 V _C 驅動至節點 124 ，使得訊號 B = B _低 = V _C 。並且如果 A = A _高 = V _A ，那麼轉換器 126 將 A _高切換爲對應的高邏輯準位 B _高 = V _B ，而且接著驅動 B _高至節點 124 ，使得訊號 B = B _高。

例如，假如當致能訊號 E _A 具有有效的準位時，主電路 14 (圖1)將節點 122 上的訊號 A 從 A _低轉換爲 A _高。回應於該轉換，升壓轉換器 126 以相對高的驅動強度將節點 124 上的訊號 B 從 B _低轉換爲 B _高，使得B的上升時間處於期望的範圍內，例如，1-100ns，這依賴於具體應用。此外，在 B 從 B _低轉換爲 B _高時，升壓轉換器 126 禁止降壓轉換器 128 一段預定時間(例如，1-200ns)，使得降壓轉換器不能將訊號驅動至節點 122 。這樣可以消除降壓轉換器 128 可能引入到節點 122 上的雜訊。在預定時間過去之後，升壓轉換器 126 以較低的驅動強度保持節點 124 上的準位 B _高，直到下列情況之一發生：主電路 14 將 A 轉換回 A _低，選擇的從電路 16 將 B 轉換回 B _低，或者主電路將 E _A 轉換回無效的準位--較低的驅動強度允許主電路將 A 轉換回 A _低或者允許從電路將 B 轉換回 B _低，而介面 12 與現有介面相比並不消耗過量的能量。

類似地，假如在致能訊號 E _A 具有有效準位時，主電路 14 (圖1)將節點 122 上的訊號 A 從 A _高轉換爲 A _低。回應於該轉換，升壓轉換器 126 以相對高的驅動強度將節點 124 上的訊號 B 從 B _高轉換爲 B _低，使得 B 的下降時間處於期望的範圍內，例如，1-100ns，這依賴於具體應用。此外，在 B 從 B _高轉換爲 B _低時，升壓轉換器 126 禁止降壓轉換器 128 一段預定時間(例如，1-200ns)，使得降壓轉換器不能驅動訊號至節點 122 。在預定時間過去之後，升壓轉換器 126 以較低的驅動強度保持節點 124 上的準位 B _低，直到下列情況之一發生：主電路 14 將 A 轉換回 A _高，選擇的從電路 16 將 B 轉換回 B _高，或者主電路將 E _A 轉換爲無效的準位--較低的驅動強度允許主電路將 A 轉換回 A _高或者允許從電路將 B 轉換回 B _高，而介面 12 與現有介面相比並不消耗過量的能量。

以下結合圖10-16進一步描述升壓轉換器 126 。

依然參照圖9，降壓轉換器 128 接收電源電壓 V _A 、 V _B 和 V _C ，可操作地接收選擇的從電路 16 (圖1)驅動至節點 124 的訊號 B ，並可操作地將 B 切換爲對應的訊號 A 。尤其，如果 B = B _低 = V _C ，那麼轉換器 128 將 V _C 驅動至節點 122 ，使得訊號 A = A _低 = V _C 。並且如果 B = B _高 = V _B ，那麼轉換器將 B _高切換爲對應的高邏輯準位 A _高 = V _A ，並且接著驅動 A _高至節點 122 ，使得訊號 A = A _高。

例如，假如當致能訊號 E _B 具有有效的準位時，選擇的從電路 16 (圖1)將節點 124 上的訊號 B 從 B _低轉換爲 B _高，諸如圖5中電路 80 的電路將來自主電路 14( 圖1)的 E _A 轉換爲 E _B 。回應於該轉換，升壓轉換器 128 以相對高的驅動強度將節點 122 上的訊號 A 從 A _低轉換爲 A _高，使得 A 從 A _低至 A _高的上升時間位於期望的範圍內，例如1-100ns，這依賴於具體應用。此外，當 A 從 A _低轉換爲 A _高時，降壓轉換器 128 禁止升壓轉換器 126 一段預定時間(例如，1-200ns)，使得升壓轉換器不能驅動訊號至節點 124 。這樣可以消除升壓轉換器 126 可能引入到節點 124 上的雜訊。在預定時間過去之後，降壓轉換器 128 以較低的驅動強度保持節點 122 上的準位 A _高，直到下列情況之一發生：主電路 14 將 A 轉換回 A _低，選擇的從電路 16 將 B 轉換回 B _低，或者主電路將 E _A (並且因此 E _B )轉換爲無效的準位--較低的驅動強度允許主電路將 A 轉換回 A _低或者允許從電路將 B 轉換回 B _低，而介面 12 並不消耗過量的能量。

類似地，假如當致能訊號 E _B 具有有效的準位時，選擇的從電路 16 (圖1)將節點 124 上的訊號 B 從 B _高轉換爲 B _低。回應於該轉換，降壓轉換器128以相對高的驅動強度將節點 122 上的訊號 A 從 A _高轉換爲 A _低，使得 A 的下降時間位於期望範圍內，例如1-100ns，這依賴於具體應用。此外，當 A 從 A _高轉換爲 A _低時，降壓轉換器 128 禁止升壓轉換器 126 一段預定時間(例如，1-200ns)，使得升壓轉換器不能驅動訊號至節點 124 。在預定時間過去之後，降壓轉換器 128 以較低的驅動強度保持節點 122 上的準位 A _低，直到下列情況之一發生：主電路 14 將 A 轉換回 A _高，選擇的從電路 16 將 B 轉換回 B _高，或者主電路將 E _A (因而 E _B )轉換爲無效的準位--較低的驅動強度允許主電路將 A 轉換回 A _高或者允許從電路將 B 轉 換回 B _高，而介面 12 並不消耗過量的能量。

以下結合圖10-16進一步描述降壓轉換器 128 。

依然參照圖9，升壓轉換器 126 包括輸入緩衝器 130 、並聯連接在輸入緩衝器和節點 124 之間的高驅動強度訊號路徑 132 和低驅動強度訊號路徑 134 、連接至輸入緩衝器的A訊號邊緣檢測器136，以及連接至高驅動強度路徑和邊緣檢測器的方向檢測器-和-高強度驅動路徑致能電路(DDHSDPE) 138 。

類似地，降壓轉換器 128 包括輸入緩衝器 140 、並聯連接在輸入緩衝器 140 和節點 122 之間的高驅動強度訊號路徑 142 和低驅動強度訊號路徑 144 、連接至輸入緩衝器 140 的B -訊號邊緣檢測器 146 以及DDHSDPE電路 138 ，DDHSDPE電路138連接至高驅動強度路徑 142 和邊緣檢測器 146 。即，升壓轉換器 126 和降壓轉換器 128 ‘‘共用”DDHSDPE電路 138 。

圖10爲根據本發明的實施例的圖9的訊號 A 和升壓轉換器 126 產生的訊號的時序圖。儘管被表示爲具有零上升時間和零下降時間，應該理解這些訊號具有非零的上升時間和非零的下降時間。此外，儘管未示出，一些訊號可以相對於其他訊號而被延遲。例如， A _緩衝的邊緣和 A _轉換的邊緣可以相對於 A 的對應邊緣而被延遲，並且 HDS _A 的邊緣可以相對於 A _邊緣的對應邊緣而被延遲。

參照圖9-10，升壓轉換器 126 的輸入緩衝器130接收電源電壓 V _A 、 V _B 和 V _C ，並且可操作地接收由主電路14(圖1)產生的訊號 A 和 E _A ，在節點148上將 A 切換為對應的訊號 A _緩衝，在節點150上將 A 切換爲對應的訊號 A _轉換。訊號 A _緩衝具有與訊號 A 相同的電壓準位，並且因此是訊號 A 的緩衝形式。訊號 A _轉換具有與對應的訊號 B 將要具有的電壓準位相同的電壓準位。例如，如果 A = A _高 = V _A ，那麼 A _轉換 = B _高 = V _B ；類似地，如果 A = A _低 =VC ，那麼 A _轉換 = B _低 = V _C 。

高驅動強度訊號路徑 132 包括高驅動強度緩衝器 152 ，其接收電源電壓 V _B 和 V _C ，並且回應於來自DDHSDPE電路 138 的高驅動強度致能訊號 HDS _A ，可操作地將節點 150 上的訊號 A _轉換切換爲節點 124 上的對應訊號 B 。例如，如果 A _轉換 = V _C ，那麼緩衝器 152 將 A _轉換切換成 B = V _C = B _低。類似地，如果 A _轉換 = V _B ，則緩衝器 152 將 A _轉換切換成 B = V _B = B _高。緩衝器 152 在訊號 HDS _A 的持續時間內以相對高的驅動強度將訊號 B 驅動至節點 124 ，使得訊號 B 具有期望範圍內的上升/下降時間，例如，1-100ns。如下所討論，訊號 HDS _A 具有至少與訊號 B 的期望的上升/下降時間一樣長的持續時間。此外，緩衝器 152 可以被設計成使得 B 的上升時間快於 B 的下降時間，或者反之亦然。

低'驅動強度訊號路徑 134 包括多工器 154 和緩衝器 156 ，兩者均接收電源電壓 V _B 和 V _C 。

回應於具有有效的高準位 V _B 的 E _B ，多工器 154 將節點 150 上的 A _轉換連接至緩衝器 156 ，這樣以相對低的驅動強度將 A _轉換驅動至節點 124 作爲訊號 B 。當 HDS _A 和 E _B 有效時，緩衝器 152 和 156 驅動訊號 B = A _轉換至節點 124 ；因此，升壓轉換器 126 的驅動強度爲高。但是在 HDS _A 恢復至無效準位之後，僅僅緩衝器 156 驅動訊號 B 至節點 124 ，使得升壓轉換器 126 的總驅動強度爲低。這樣的低驅動強度允許緩衝器 152 其後回應主電路 14 (圖1)轉換 A 而轉換 B ，並允許選擇的從電路 16 (圖1)其後轉換 B ，而介面 12 不消耗過量的能量。

反之，回應於具有無效的低準位 V _C 的E _B ，多工器 154 將節點 124 連接至緩衝器 156 ；因此，多工器和緩衝器形成弱栓鎖器，其將節點 124 與節點 122 進行隔離，並增強節點 124 上訊號 B 的準位( B _高或 B _低 )。

A-訊號邊緣檢測器 136 接收電源電壓 V _A 、 V _B 和 V _C ，回應於訊號 A 從 A _低至 A _高和從 A _高至 A _低的每個轉換，可操作地産生脈衝 A _邊緣，並且可操作地産生用於在每個脈衝 A _邊緣的持續時間 T _A邊緣內禁止B-訊號邊緣檢測器 146 的訊號禁止 _B (其等於)。脈衝 A _邊緣具有等於 V _C 的無效的低準位、等於 V _B 的有效的高準位以及預定寬度 T _A邊緣，預定寬度至少與訊號 B 的期望的上升時間和下降時間的長度一樣。例如， T _A邊緣可以在1-200ns的範圍內。

DDHSDPE 電路 138 接收電源電壓 V _A 、V _B 和 V _C ，並且可操作地産生 HDS _A ，因而回應於脈衝 A _邊緣，可操作地致能高驅動強度緩衝器 152 。儘管 HDS _A 被表示爲具有與 A _邊緣相同的寬度 T _A邊緣，但是 HDS _A 也可以具有與 A _邊緣不同的寬度。此外，儘管禁止 _B 被表示爲具有與 HDS _A 相同的寬度，但是禁止 _B 也可以具有與 HDS _A 不同的寬度。

依然參照圖9-10，根據本發明的實施例描述升壓轉換器 126 的工作。

當 E _A 和 E _B 具有無效的低準位(例如， E _A = E _B = E _A低 = E _B低 = V _C )時，那麼輸入緩衝器 130 將節點 150 與節點 122 上的訊號A隔離，並且多工器 154 將節點 124 上的訊號 B 與節點 150 隔離。如上所述，多工器 154 將節點 124 連接至緩衝器 156 的輸入，使得多工器和緩衝器形成增強節點 124 上的訊號 B 的準位 (B _高和 B _低 )的弱栓鎖器。此外，輸入緩衝器 130 可以産生用於 A _tran
sltaed 的默認準位( B _低或 B _高 )以阻止節點 150 電漂移，並且可以産生用於 A _緩衝的相應的默認準位( A _低或 A _高 )來阻止節點 148 電漂移。

接著， E _A 和 E _B 轉換爲有效的高準位(例如， E _A = E _A高 = V _A 並且 E _B = E _B高 = E _B )。

如果訊號 A 的邏輯準位與 A _轉換和 A _緩衝的默認邏輯準位相同，那麼輸入緩衝器 130 維持節點 150 上的默認電壓準位( B _高 =V _B 或 B _低 =V _C )，並且多工器 154 將該電壓準位連接至緩衝器 156 的輸入，其驅動該電壓準位至節點 124 作爲訊號 B 。因爲沒有訊號 A 的轉換，邊緣檢測器 136 不産生 A _邊緣，並且因此DDHSDPE 電路 138 不啟動高驅動強度緩衝器 152 。

但是如果當 E _A 和 E _B 分別轉換爲 E _A高和 E _B高時，訊號 A 的邏輯準位不同於 A _轉換和 A _緩衝的默認邏輯準位，或者如果當 E _A = E _A高和 E _B = E _B高時， A 轉換爲不同於默認邏輯準位的邏輯準位，那麼輸入緩衝器 130 轉換節點 148 和 150 上的電壓準位。

例如，假如低邏輯準位為 A _轉換和 A _緩衝的默認邏輯準位，並且 A = A _高 = V _A ，或者在 E _A 和 E _B 分別轉換爲 E _A高和 E _B高之後快速地轉換爲 V _A 。那麼如圖10中t₀ 時刻所示，輸入緩衝器 130 將節點 148 上的電壓準位從 A _低 = V _C 轉換爲 A _高 = V _A ，並且將節點 150 上的電壓準位從 B _低 = V _C 轉換爲 B _高 = V _B 。

回應於 A _緩衝從 A _低 = V _C 至 A _高 = V _A 的轉換，如圖10中t₀ 時刻所示，A-訊號邊緣檢測器 136 産生持續時間爲 T _A邊緣的脈衝 A _邊緣。邊緣檢測器 136 還産生脈衝禁止 (即，禁止 _B 具有有效的低準位 B _低 = V _C )，以使得B-訊號邊緣檢測器 146 在持續時間 T _A邊緣內無效。

回應於脈衝 A _邊緣的上升沿，DDHSDPE 電路 138 產生持續時間等於或大於 T _A邊緣的脈衝 HDS _A 。

回應於 HDS _A 的上升沿，高驅動強度緩衝器 152 以高驅動強度將 B = B _高 = V _B 驅動至節點 124 。

在高驅動緩衝器 152 以相對高驅動強度將 B _高驅動至節點 124 的同時，多工器 154 將 A _轉換 = B _高連接至緩衝器 156 ，這樣以相對低的驅動強度將 B _高驅動至節點 124 。

但是因爲緩衝器 152 和 156 均爲活動狀態，升壓轉換器 126 以總的高驅動強度驅動節點 124 。

在等於 T _A邊緣的時間過去之後，如圖10中t₁ 時刻所示，A-訊號邊緣檢測器 136 將 A _邊緣轉換回無效的邏輯準位 A _低 = V _C ，並且DDHSDPE電路 138 將 HDS _A 轉換回無效的邏輯準位 B _低 = V _C 以使高驅動強度緩衝器 152 無效。A-訊號邊緣檢測器 136 還將禁止 _B 轉換爲無效的準位 B _高 = V _B 以重新致能B-訊號邊緣檢測器 146 。

然而，多工器 154 和低驅動強度緩衝器 156 繼續保持節點 124 上的 B = B _高 = V _B 。

依然參照圖9-10，如果在 T _A邊緣過去之後(例如，在t₂ 時刻)，主電路 14 (圖1)隨後將 A 從 A _高轉換回 A _低 (或者將 E _A 轉換爲 E _A低以及將 E _B 轉換爲 E _B低 )，那麼升壓轉換器 126 以類似於以上所述的方式工作以將 B _低驅動至節點 124 ，並因此繼續工作以進行 A 的後續轉換。

圖11爲根據本發明的另一實施例的圖10中訊號的時序圖，其中，訊號 A 的半個周期 T _A /2小於脈衝 A _邊緣的寬度 T _A邊緣。

參考圖9和11，如果主電路 14 以半周期 T _A /2 T _A邊緣轉換 A ，那麼升壓轉換器 126 以比 T _A /2> T _A邊緣時更寬的帶寬轉換 B 。只要 T _A /2 T _A邊緣，脈衝 A _邊緣有效地交叠，使得 A _邊緣爲持續有效的高邏輯準位 B _高 = V _B 。結果，在持續有效的邏輯準位 B _高 = V _B 時，DDHSDPE電路 138 產生 HDS _A ，使得只要 T _A /2 T _A邊緣，高驅動強度緩衝器 152 就保持被致能。即，緩衝器 152 能夠實質上立即地將訊號 B 的轉換驅動至節點 124 ，而不用等待以下一系列情況：等待邊緣檢測器 136 回應於 A _緩衝的轉換産生 A _邊缘，等待DDHSDPE電路 138 回應於 A _邊緣産生 HDS _A ，以及等待緩衝器 152 回應於 HDS _A 主動地變爲致能。所以對於半周期 T _A /2 T _A邊緣時的一系列 A 轉換，持續致能高驅動強度緩衝器 152 ，使得升壓轉換器以比對於訊號 A 的每次轉換致能和禁止緩衝器 152 ，如當 T _A /2> T _A邊緣時發生的帶寬更寬的帶寬將 A 切換爲 B 。

參照圖9-11，當 E _A 和 E _B 隨後在t₃ 時刻轉換爲無效的低準位 V _C 時，緩衝器 130 將訊號 A _緩衝和 A _轉換驅動爲其各自的默認準位(這裏爲低邏輯準位 V _C ) ，A-訊號邊緣檢測器 136 將訊號禁止 _B 驅動爲其默認準位(這裏爲高邏輯準位 V _B )，並且多工器 154 將節點 150 從節點 124 斷開，並將節點 124 連接至弱緩衝器 156 的輸入。

類似地，參照圖9-11，根據本發明的實施例，討論降壓轉換器 128 的佈局。在該實施例中，如圖10-11所示，訊號 B 、 B _緩衝、 B _轉換、 B _邊緣、 HDS _B 、禁止 _A 以及 A 分別具有與訊號 A 、 A _緩衝、 A _轉換、 A _邊緣、 HDS _A 、禁止 _B 以及 B 相同的時序，但是具有下列不同的電壓準位： B _緩衝 → V _B 和 V _C 以及 B _轉換、 B _邊緣、 HDS _B 和禁止 _A → V _A 和 V _C 。

參照圖9-10，升壓轉換器 128 的輸入緩衝器 140 接收電源電壓 V _A 、 V _B 和 V _C ，並且可操作地接收由選擇的從電路 16 (圖1)產生的訊號 B 和 E _B ，在節點 158 上將 B 切換爲對應的訊號 B _緩衝，並在節點 160 上將 B 切換爲對應的訊號 B _transltaed 。訊號 B _緩衝具有與訊號 B 相同的電壓準位，並且因此是訊號 B 的緩衝形式。訊號 B _轉換具有與對應的訊號 A 將要具有的電壓準位相同的電壓準位，例如，如果 B = B _高 = V _B ，那麼 B _轉換 = A _高 = V _A ；類似地，如果 B = B _低 = V _C ，那麼 B _轉換 = A _低 = V _C 。

高驅動強度訊號路徑 142 包括高驅動強度緩衝器 162 ，其接收電源電壓 V _A 和 V _C ，並回應於來自DDHSDPE電路 138 的高驅動強度致能訊號 HDS _B ，可操作地將節點 160 上的訊號 B _轉換切換爲節點 122 上對應的訊號 A 。例如，如果 B _轉換 = V _C ，那麼緩衝器 162 將 B _轉換切換爲 A = V _C = A _低。類似地，如果 B _轉換 = V _A ，那麼緩衝器 162 將 B _轉換切換爲 A = V _A = A _高。緩衝器 162 在訊號 HDS _B 的持續時間內以相對高的驅動強度將訊號 A 驅動至節點 122 ，使得訊號 A 具有處於期望範圍內的上升/下降時間。與訊號 HDS _A 類似，訊號 HDS _B 具有至少與訊號 A 的期望的上升/下降時間一樣長的持續時間(例如，1-100ns)。此外，緩衝器 162 可以被設計成使得 A 的上升時間比 A 的下降時間短，或者反之亦然。

低驅動強度訊號路徑 144 包括多工器 164 和緩衝器 166 ，兩者均接收電源電壓 V _A 和 V _C 。

回應於具有有效的高準位 V _A 的 E _A ，多工器 164 將節點 160 上的 B _轉換連接至緩衝器 166 ，這樣以相對低的驅動強度將 B _轉換驅動至節點 122 成爲訊號 A 。當 HDS _B 和 E _A 有效時，緩衝器 162 和 166 均將訊號 A = B _轉換驅動至節點 122 ，使得升壓轉換器 128 的驅動強度為高。但是當 HDS _B 恢復至無效準位時，僅僅緩衝器 166 將訊號 A 驅動至節點 122 ；因此，升壓轉換器 128 的驅動強度爲低。這樣的低驅動強度允許緩衝器 162 隨後回應選擇的從電路 16 (圖1)轉換 B 而轉換 A ，並允許主電路 14 (圖1)隨後轉換 A ，而介面 12 不消耗過量的能量。

反之，回應於具有無效的低準位 V _C 的 E _A ，多工器 164 將節點 122 連接至緩衝器 166 ；因此，多工器和緩衝器形成弱栓鎖器，該弱栓鎖器將節點 122 與節點 124 隔離並增強節點 122 上的訊號 A 的準位( A _高或 A _低 )。

B-訊號邊緣檢測器 146 接收電源電壓 V _A 、 V _B 和 V _C ，回應於訊號 B 從 B _低至 B _高的每次轉換並回應於 B 從 B _高至 B _低的每次轉換，可操作地産生脈衝 B _邊緣，並且可操作地産生用於在每個脈衝 B _邊緣的持續時間 T _B邊緣內禁止A-訊號邊緣檢測器 136 的訊號禁止 _A (其等於)。

回應於脈衝 B _邊緣，DDHSDPE電路 138 可操作地產生 HDS _B ，並且因此可操作地致能高驅動強度緩衝器 162 。 HDS _B 可以具有與 B _邊緣相同的寬度 T _B邊緣，或者 HDS _B 可以具有不同的脈衝寬度，並且禁止 _A 可以具有與 HDS _B 相同的或不同的脈衝寬度。

參照圖9-10，根據本發明的實施例描述降壓轉換器 128 的工作。

當 E _A 和 E _B 具有無效的低準位(例如， E _A = E _B = E _A低 = E _B低 = V _C )時，那麼輸入緩衝器 140 將節點 160 與節點 124 上的訊號 B 隔離，並且多工器 164 將節點 122 上的訊號 A 與節點 160 隔離。如以上所述，多工器 164 將節點 122 連接至緩衝器 166 的輸入，使得多工器和緩衝器形成弱栓鎖器，該弱栓鎖器增強節點 122 上訊號 A 的準位( A _高或 A _低 )。此外，輸入緩衝器 140 可以爲 B _轉換産生默認準位( A _低或 A _高 )以阻止節點 160 電漂移，並可以為 B _緩衝産生對應默認準位( B _低或 B _高 )以阻止節點 158 電漂移。

接著， E _A 和 E _B 轉換爲有效的高準位(例如， E _A = E _A高 = V _A 和 E _B = E _B高 = V _B )。

如果訊號 B 的邏輯準位與 B _轉換和 B _緩衝的默認邏輯準位相同，那麼輸入緩衝器 140 保持節點 160 上的默認電壓準位( A _高 = V _A 或 A _低 = V _C )，並且多工器 164 將該電壓準位連接至緩衝器 166 的輸入，這將該電壓準位驅動至節點 122 作爲訊號 A 。因為不存在訊號 B 的轉換，邊緣檢測器 146 不産生 B _邊緣，並因此DDHSDPE電路 138 不啟動高驅動強度緩衝器 162 。

但是，如果訊號 B 的邏輯準位不同於 B _轉換和 B _緩衝的默認邏輯準位，或者如果 B 轉換爲該不同的邏輯準位，那麼輸入緩衝器 140 轉換節點 158 和 160 上的電壓準位。例如，假設低邏輯準位爲 B _轉換和 B _緩衝的默認邏輯準位，並且 B = B _高 = V _B 。因此，輸入緩衝器 140 將節點 158 上的電壓準位從 B _低 = V _C 轉換爲 B _高 = V _B ，並且將節點 160 上的電壓準位從 A _低 = V _C 轉換爲 A _高 = V _A (例如，對應於圖10中的t₀ 時刻)。

回應於 B _緩衝從 B _低 = V _C 到 B _高 = V _B 的轉換，B-訊號邊緣檢測器 146 産生持續時間爲 T _B邊緣的脈衝 B _邊緣 (例如，對應於圖10中的t₀ 時刻)。邊緣檢測器 146 還產生脈衝禁止 (即，禁止 _A 具有有效的低準位 A _低 =V_C )，以使得A-訊號邊緣檢測器 136 無效一段持續時間 T _B邊緣。

回應於脈衝 B _邊緣的上升沿，DDHSDPE電路 138 産生時間等於或大於 T _B邊緣的脈衝 HDS _B 。

回應於 HDS _B 的上升沿，高驅動強度緩衝器 162 以高驅動強度將 A _高 = V _A 驅動至節點 122 。

在高驅動強度緩衝器 162 以相對高驅動強度將 A _高驅動至節點 122 的同時，多工器 164 將 B _轉換 = A _高連接至緩衝器 166 ，這樣以相對低的驅動強度將 A _高驅動至節點 122 。

但是，因爲緩衝器 162 和 166 均爲活動狀態，降壓轉換器 128 以總的高驅動強度驅動節點 122 。

在等於 T _B邊緣的時間過去之後，B-訊號邊緣檢測器 146 將 B _邊緣轉換回 B _低 = V _C (例如，對應於圖10中t₁ 時刻)，並且DDHSDPE電路 138 將 HDS _B 轉換回無效的準位 A _低 = V _C (例如，時刻t₁ )以使高驅動強度緩衝器 162 無效。B-訊號邊緣檢測器 146 還將禁止 _A 轉換爲無效準位 A _高 = V _A 以重新致能A-訊號邊緣檢測器 136 (例如，t₁ 時刻)。

然而，多工器 164 和低驅動強度緩衝器 166 繼續在節點 122 上保持 A = A _高 = V _A 。

依然參照圖9-10，如果在 T _B邊緣過去之後(例如，圖10中的t₂ 時刻)，選擇的從電路 16 (圖1)隨後將 B 從 B _高轉換回 B _低 (或者將 E _A 轉換爲 E _A低以及將 E _B 轉換爲 E _B低 )，那麼降壓轉換器 128 以類似於以上所述的方式工作以將 A _低驅動至節點 122 ，並因此繼續工作以進行Ｂ的後續轉換。

參考圖9和11，如果選擇的從電路 16 以半周期 T _B /2 T _B邊緣轉換 B ，那麼因爲類似於以上結合圖9和11針對升壓轉換器 126 所述的相同的原因，降壓轉換器 128 以比 T _B /2> T _B邊缘時的帶寬更寬的帶寬轉換 B 。

參照圖9-11，當 E _A 和 E _B 隨後轉換爲無效的低準位 V _C 時(對應於圖10-11中的t₃ 時刻)，輸入緩衝器 140 將訊號 B _緩衝和 B _轉換驅動爲其各自的默認準位(這裏爲低邏輯準位 V _C )，B-訊號邊緣檢測器 146 將訊號禁止 _A 驅動爲其默認準位(這裏爲高邏輯準位 V _A )，並且多工器 164 將節點 160 從節點 122 斷開，並將節點 122 連接至弱緩衝器 166 的輸入。

參照圖9，考慮耦合電路 120 的可選實施例。例如， V _C 可以不只爲接地，並且 V _A 和 V _B 可以為負，因此而小於 V _C 。

圖12爲根據本發明的實施例的圖9的輸入緩衝器 130 的示意圖。在耦合電路 120 (圖9)的上電期間，當 V _A 小於預定的 V _A 臨限值時，電源檢測電路(未在圖11中示出)産生 V _A好 = V _C ，並且在 V _A 等於或大於該臨限值時，將 V _A好轉換爲 V _B 。類似地，當 V _B 小於預定的 V _B 臨限值時，電源檢測電路産生 V _B好 = V _C ，並且在 V _B 等於或大於該 V _B 臨限值時將 V _B好轉換爲 V _A 。例如，如果 V _A 穩定狀態=1.8V並且 V _B 穩定狀態=2.7V，那麼預定的 V _A 臨限值可以等於1.6V，並且預定的 V _B 臨限值可以等於2.4V。此外，電路 80 (圖5)除了產生 E _A 之外還可以產生。此外，如果高驅動強度緩衝器 152 (圖9)爲反向緩衝器，那麼可以被連接至節點 150 ；類似地，如果A-訊號邊緣檢測器 136 (圖9)被設計成接收 A _緩衝的補，那麼可以被連接至節點 148 。另外，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個輸入緩衝器130代替輸入緩衝器 130 。

依然參照圖12，根據本發明的實施例，輸入緩衝器 140 類似於輸入緩衝器 130 。更具體地，除了下列變化之外，輸入緩衝器 140 類似於輸入緩衝器 130 ：緩衝器 140 (圖9)的節點 124 、 158 和 160 分別位於圖 12 中緩衝器 130 的節點 122 、 148 和 150 所在的位置，緩衝器 140 的 V _A 連接至圖 12 中 V _B 連接的節點， V _B 連接至圖12中 V _A 連接的節點， E _B 和分別連接至圖12中 E _A 和連接的節點， B _緩衝和分別産生於圖12中産生 A _緩衝和的節點上， B _緩衝和分別産生於圖12中産生 A _轉換和的節點上， V _A好連接至圖12中 V _B好連接的節點，以及 V _B好連接至圖12中 V _A好連接的節點。此外，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個輸入緩衝器140代替輸入緩衝器 140 。

圖13爲根據本發明的實施例的圖9的A-訊號邊緣檢測器 136 的示意圖。儘管未在圖9中示出，但是如以上結合圖12所討論，輸入緩衝器 130 可以提供至邊緣檢測器 136 。此外，如以上結合圖12所討論，邊緣檢測器 136 從電源檢測電路(未在圖13中示出)接收 V _A好。

圖14爲根據本發明的實施例的圖13中一些訊號的時序圖。儘管出於簡潔，這些訊號被表示爲具有零上升時間和零下降時間，但是應該理解這些訊號具有非零的上升時間和非零的下降時間。此外，儘管出於簡潔這些訊號中的一些訊號的邊緣被表示爲與這些訊號中的其他訊號的邊緣同步，但是應該理解不同訊號的邊緣在時間上可以彼此延遲。

參照圖13-14，回應於 A _緩衝從 A _低 = V _C 到 A _高 = V _A 的轉換，NMOS轉換器 170 和 172 分別下拉反相器 174 和 176 的輸入，因而使得訊號 S 、、 Q 和進行轉換。

但是因爲轉換器 172 比轉換器 170 弱(即，具有更高的電阻)，因此訊號 S 和的轉換關於訊號 Q 和的轉換延遲了預定時間 T _D ( T _D 可以小於或約等於 T _A邊緣 )。

在該預定延遲時間 T _D 內， S 和 A _緩衝均處於高準位 V _A ，並且因此使得NMOS轉換器 178 和 180 將反相器 182 的輸入下拉爲 V _C ，這樣使得反相器182將中間訊號 U 轉換爲高準位 V _A 。

回應於 U 的該低-至-高的轉換，NMOS轉換器 184 將PMOS電晶體 186 的閘極下拉至 V _Ｃ，並因而使得電晶體 186 將 A _邊緣轉換爲高準位 V _B 。因此， U 的上升沿和 A _邊緣的上升沿之間的傳播延遲等於通過電晶體 184 和 186 的延遲。此外，在 U 的低-至-高轉換傳播通過電晶體 184 、反相器 190 和 192 ，以及反相器 188 之後，反相器 188 增強 A _邊緣的高邏輯準位。

回應於 A _邊緣的低-至-高的轉換，反相器 194 將禁止 _B 轉換爲有效的邏輯低準位 V _C ，以禁止B-訊號邊緣檢測器 146 (圖9)。

在預定延遲時間 T _D 過去之後， S 轉換爲低邏輯準位 V _C ，因此截止電晶體 178 並導通PMOS電晶體 196 。

因為訊號 Q 爲高邏輯準位 V _A ，所以PMOS電晶體 198 也導通。

因此，電晶體 196 和 198 將反相器 182 的輸入上拉至高準位 V _Ａ，並因而使得反相器 182 將 U 轉換爲低準位 V _C 並使得反相器 200 將轉換爲高準位 V _A 。

在傳播通過電晶體 202 和 204 以及反相器 190 、 192 和 188 之後，使得反相器 188 將 A _邊緣轉換回低準位 V _C 。此外， A _邊緣變回 V _C 的轉換使得反相器 194 將禁止 _B 轉換回無效的高準位 V _B 。

因此， T _A邊緣是延遲 T _D 、 U 的上升沿通過電晶體 184 和 186 的傳播延遲以及的上升沿通過電晶體 202 和 204 以及反相器 190 、 192 和 188 的傳播延遲(等於 U 的下降沿)的函數。此外，電晶體 206 的尺寸(dimension)可以被設置成精細地調節 T _A邊緣。

依然參照圖13-14，回應於 A _緩衝從 A _高 = V _A 至 A _低 = V _C 的轉換，PMOS電晶體 208 和 210 分別上拉反相器 174 和 176 的輸入，因而使得訊號 S 、、 Q 和轉換。

但是因爲電晶體 210 弱於(即，具有更高的電阻)電晶體 208 ，因此訊號 Q 和的轉換關於訊號 S 和的轉換延遲 T _D 。

在延遲時間 T _D 內，和爲高準位 V _A ，並且因此使得NMOS電晶體 212 和 214 將反相器 182 的輸入下拉至 V _C ，這樣使得反相器 182 將中間訊號 U 轉換爲高準位 V _A 。

回應於 U 的該低-至-高的轉換，如上所述，NMOS電晶體 184 和PMOS電晶體 186 將 A _邊緣轉換爲高準位 V _B 。此外，如上所述，反相器 194 將禁止 _B 轉換爲有效的低準位 V _C ，並且反相器 188 隨後增強 A _邊緣的高邏輯準位。

在延遲時間 T _D 過去之後，轉換爲低邏輯準位 V _C ，因此截止電晶體 212 並導通PMOS電晶體 216 。

因爲訊號也處於高邏輯準位 V _A ，因此PMOS電晶體 218 也導通。.

因此，電晶體 216 和 218 將反相器 182 的輸入上拉至高準位 V _A ，因而使得反相器 182 將 U 轉換爲低準位 V _C 並且使得反相器 200 將轉換爲高準位 V _A 。

如上所述，到 V _A 的轉換使得反相器 188 將 A _邊緣轉換回無效的低準位 V _C ，並且 A _邊級的該轉換使得反相器 194 將禁止 _B 轉換回無效的高準位 V _B 。

考慮訊號-A邊緣檢測器 136 的可選實施例。例如，延遲 T _D 可以遠小於 T _A邊緣。此外，如果 V _A 和 V _Bn 關於 V _C 爲負，那麼可以以兩個訊號-A邊緣檢測器136代替訊號-A邊緣檢測器 136 。

依然參照圖13-14，根據本發明的實施例，訊號-B邊緣檢測器 146 (圖9)類似於邊緣檢測器 136 。更具體地，除了下列變化之外，邊緣檢測器 146 類似於邊緣檢測器 136 ：檢測器 146 的訊號 B _緩衝和分別連接至圖13中 A _緩衝和連接到的節點，邊緣檢測器 146 的 V _A 連接至圖13中 V _B 連接的節點， V _B 連接至圖13中 V _A 連接的節點，禁止 _A 和禁止 _B 分別連接至圖13中禁止 _B 和禁止 _A 連接的節點，以及 V _B好連接至圖13中 V _A好連接的節點。此外，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個邊緣檢測器146代替邊緣檢測器 146 。

圖15爲根據本發明的實施例的DDHSDPE電路 138 的示意圖。電路 138 包括第一電路 220 、第二電路 222 ，以及第三電路 224。

當主電路 14 (圖1)在節點 122 (圖9)上産生用於連接至節點 124 (圖9)而成爲訊號 B 的訊號 A 時，第一電路 220 産生分別具有其各自的第一值的訊號 DIＲ _A 、、 DIR _B 和，並且當選擇的從電路 16 (圖1)在節點 124 上產生用於連接至節點 122 而成爲訊號 A 的訊號B 時，第一主電路 220 產生分別具有其各自的第二值的 DIR _A 、、 DIR _B 和。更具體地，當 A _邊緣 = V _A 且 B _邊緣 = V _C 時，第一電路產生 220 產生訊號 DIR _A = DIR _B = V _C 、，以及。

當 B _邊緣 = E _A = V _A 且時，第二電路 222 產生脈衝 HDS _B 。因此，如上結合9-11所討論，在該實施例中，脈衝 HDS _B 具有大約與脈衝 B _邊緣相同的持續時間 T _B邊緣 ( 除非在 B _邊緣轉換爲 V _C 之前 E _A 轉換爲 V _C )。

類似地，當 A _邊緣 = E _B = V _B 且 DIＲ _B = V _C 時，第三電路 224 産生脈衝 HＤS _A 。因此，在該實施例中，脈衝 HDS _A 具有大約與脈衝 A _邊緣相同的持續時間 T _A邊緣 (除非在 A _邊緣轉換爲 V _C 之前 E _B 轉換爲 V _C )。

考慮DDHSDPE電路 138 的可選實施例。例如，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個電路138代替電路 138 。

圖16爲根據本發明的實施例的圖9的多工器 164 和弱緩衝器 166 以及過電流保護電路 226 的示意圖。反相器(圖15中未示出)可以由 E _A 產生。

考慮多工器 164 、緩衝器 166 以及保護電路 226 的可選實施例。例如，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個電路164、兩個電路166和兩個電路226分別代替電路 164 、 166 和 226 。

依然參照圖16，根據本發明的實施例，圖9的多工器 154 和緩衝器 156 以及對應的過電流保護電路(圖9中未示出)分別類似於多工器 164 、緩衝器 166 、邊緣檢測器136。更具體地，除了下列變換之外，多工器 154 、緩衝器 156 以及對應的過電流保護電路類似於多工器 164 、緩衝器 166 和保護電路 226 ：節點 124 和 150 (圖9)分別位於圖16中節點 122 和 160 所在的位置，訊號 E _B 和分別連接至圖16中 E _A 和所連接到的節點，以及 V _B 連接至圖16中 V _A 所連接的節點。此外，如果 V _A 和 V _B 關於 V _C 爲負，那麼可以以兩個多工器 154 、兩個緩衝器 156 和兩個對應的過電流保護電路分別代替多工器 154 、緩衝器 156 和對應的過電流保護電路。

提出前述的討論以使得熟習本項技術者能夠實現並利用本發明。對於熟習本項技術者而言，實施例的各種修改顯而易見，並且本文中一般原理可以應用於其他實施例和具體應用而不脫離本發明的精神和範圍。因此，本發明並不旨在受限於所示的實施例，而是被給予符合本文中所揭示的原理和特色的最廣泛的範圍。

10‧‧‧電子系統

12‧‧‧雙向訊號介面

14‧‧‧主電路

16₁ -16_n ‧‧‧從電路

V_A ‧‧‧低電源電壓

V_B ‧‧‧高電源電壓

V_C ‧‧‧共同電源電壓

V_B1 -V_Bn ‧‧‧高電源電壓

A_匯流排 ‧‧‧匯流排

E₁ -E_n ‧‧‧致能訊號

B_匯流排1 -B_匯流排n 匯流排

E_A ‧‧‧致能訊號

20‧‧‧耦合電路

22‧‧‧線路

24‧‧‧線路

26‧‧‧節點

28‧‧‧節點

30‧‧‧通過電路

32‧‧‧升壓轉換器

34‧‧‧降壓轉換器

40‧‧‧NMOS電晶體

42‧‧‧閘極節點

44‧‧‧緩衝器

46‧‧‧源極/汲極節點

48‧‧‧源極/汲極節點

50‧‧‧基極(body)節點

60‧‧‧NAND閘

62‧‧‧反相器

64‧‧‧升壓栓鎖器

66‧‧‧驅動緩衝器

68‧‧‧NMOS電晶體

70‧‧‧PMOS電晶體

72‧‧‧NMOS電晶體

74‧‧‧輸出節點

76‧‧‧PMOS電晶體

80‧‧‧升壓轉換器

82‧‧‧反相器

84‧‧‧升壓栓鎖器

90‧‧‧驅動路徑

92‧‧‧驅動路徑

94‧‧‧延遲反相器

96‧‧‧NAND閘

98‧‧‧驅動電晶體

100‧‧‧NAND閘

102‧‧‧驅動電晶體

104‧‧‧電阻器

110‧‧‧NAND閘

112‧‧‧反相器

114‧‧‧驅動緩衝器

116‧‧‧節點

120‧‧‧耦合電路

122和124‧‧‧節點

126‧‧‧轉換器

128‧‧‧轉換器

130‧‧‧輸入緩衝器

132‧‧‧路徑

134‧‧‧路徑

136‧‧‧A訊號邊緣檢測器

138‧‧‧方向檢測器-和-高強度驅動路徑致能電路

140‧‧‧輸入緩衝器

142‧‧‧路徑

144‧‧‧路徑

146‧‧‧B訊號邊緣檢測器

150‧‧‧節點

152‧‧‧高驅動強度緩衝器

154‧‧‧多工器

156‧‧‧緩衝器

158‧‧‧節點

160‧‧‧節點

162‧‧‧高驅動強度緩衝器

164‧‧‧多工器

166‧‧‧緩衝器

170、172‧‧‧NMOS轉換器

174、176‧‧‧反相器

178、180‧‧‧NMOS轉換器

182‧‧‧反相器

184‧‧‧NMOS轉換器

186‧‧‧PMOS電晶體

188‧‧‧反相器

190、192‧‧‧反相器

194‧‧‧反相器

196‧‧‧PMOS電晶體

198‧‧‧PMOS電晶體

200‧‧‧反相器

202和204‧‧‧電晶體

206‧‧‧電晶體

208和210‧‧‧PMOS電晶體

212和214‧‧‧NMOS電晶體

216‧‧‧PMOS電晶體

218‧‧‧PMOS電晶體

200‧‧‧反相器

220‧‧‧第一電路

222‧‧‧第二電路

224‧‧‧第三電路

226‧‧‧過電流保護電路

圖1爲根據本發明的實施例的包括雙向訊號介面的電子系統的電路圖；圖2爲根據本發明的實施例的圖1的雙向介面的一部分的電路圖，其用於將第一電路的訊號節點連接至第二電路的對應訊號節點；圖3爲根據本發明的實施例的圖2的通過電路的示意圖；圖4爲根據本發明的實施例的圖2的低電壓-至-高電壓單向轉換器的示意圖；圖5爲根據本發明的實施例的圖4的致能訊號轉換器的示意圖；圖6爲根據本發明的實施例的圖4的緩衝器的示意圖；圖7爲根據本發明的實施例的圖2的高電壓-至-低電壓單向轉換器的示意圖；圖8爲根據本發明的實施例的圖7的緩衝器的示意圖；圖9爲根據本發明的實施例的圖1的雙向介面的一部分的電路圖，其將第一電路的訊號節點連接至第二電路的對應訊號節點；圖10爲根據本發明的實施例的圖9中訊號的時序圖；圖11爲根據本發明的另一實施例的圖10中訊號的時序圖；圖12爲根據本發明的實施例的圖9的低電壓-至-高電壓輸入緩衝器的示意圖；圖13爲根據本發明的實施例的圖9的低電壓邊緣檢測器的示意圖；圖14爲根據本發明的實施例的圖13中的訊號的時序圖；圖15爲根據本發明的實施例的圖9的方向檢測器-和-高驅動強度路徑致能(DDHDSPE)電路的示意圖；以及圖16爲根據本發明的實施例的圖9的高電壓-至-低電壓多工器和保持緩衝器的示意圖。

20‧‧‧耦合電路

22‧‧‧線路

24‧‧‧線路

26‧‧‧節點

28‧‧‧節點

30‧‧‧通過電路

32‧‧‧升壓轉換器

34‧‧‧降壓轉換器

V_A ‧‧‧低電源電壓

V_B ‧‧‧高電源電壓

V_C ‧‧‧共同電源電壓

E_A ‧‧‧致能訊號

Claims

一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於接收致能訊號，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該致能訊號及該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；以及第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於接收該致能訊號，可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該致能訊號及該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點。
如申請專利範圍第1項之雙向訊號介面，其中：該第一邏輯訊號可操作於在第一電壓準位和第二電壓準位之間轉換；以及該第二邏輯訊號可操作於在該第一電壓準位和不同於該第一電壓準位的第三電壓準位之間轉換。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中該第一邏輯訊號可操作於在第一電壓準位和第二電壓準位之間轉換；該第二邏輯訊號可操作於在該第一電壓準位和不同於該第一電壓準位的第三電壓準位之間轉換；以及該第一轉換電路和該第二轉換電路每個包括：可操作於接收實質上等於該第一電壓準位的第一供電電壓的相應的第一供電節點、可操作於接收實質上等於該第二電壓準位的第二供電電壓的相應的第二供電節點、以及可操作於接收實質上等於該第三電壓準位的第三供電電壓的相應的第三供電節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路回應於該第一邏輯訊號的轉換，可操作於在第一預定時期期間以第一驅動強度並且在該第一預定時期過去之後以第二驅動強度而將該第一邏輯訊號驅動至該第二節點；以及其中，該第二轉換電路回應於該第二邏輯訊號的轉換，可操作於在第二預定時期期間以第三驅動強度並且在該第二預定時期過去之後以第四驅動強度而將該第二邏輯訊號驅動至該第一節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中回應於該第一邏輯訊號從第一電壓準位轉換為第二電壓準位，該第一轉換電路可操作於將該第一邏輯訊號連接至該第二節點；其中回應於該第二邏輯訊號從該第一電壓準位轉換為不同於該第二電壓準位的第三電壓準位，該第二轉換電路可操作於將該第二邏輯訊號連接至該第一節點；以及第三轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑和該第二訊號路徑並聯的第三訊號路徑，當該第一邏輯訊號具有該第一電壓準位時，該第三轉換電路可操作於將該第一邏輯訊號連接至該第二節點，以及當該第二邏輯訊號具有該第一電壓準位時，該第三轉換電路可操作於將該第二邏輯訊號連接至該第一節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；該第一轉換電路回應於該第一節點上該第一邏輯訊號的轉換，可操作於在第一預定時間內阻止該第二轉換電路將該第二邏輯訊號連接至該第一節點；以及該第二轉換電路回應於該第二節點上該第二邏輯訊號的轉換，可操作於在第二預定時間內阻止該第一轉換電路將該第一邏輯訊號連接至該第二節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路還包括位於該第一節點和該第二節點之間的第三訊號路徑，該第一轉換電路回應於該第一邏輯訊號的轉換，可操作於在第一預定時期內經由該第一訊號路徑和該第三訊號路徑並且在該第一預定時期之後僅僅經由該第三訊號路徑而將該第一邏輯訊號連接至該第二節點；以及其中，該第二轉換電路還包括位於該第一節點和該第二節點之間的第四訊號路徑，該第二轉換電路回應於該第二邏輯訊號的轉換，可操作於在第二預定時期內經由該第二訊號路徑和該第四訊號路徑並且在該第二預定時期之後僅僅經由該第四訊號路徑而將該第二邏輯訊號連接至該第一節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路還包括位於該第一節點和該第二節點之間並且與該第一訊號路徑並聯的第三訊號路徑，該第一轉換電路回應於該第一邏輯訊號的轉換，可操作於在第一預定時期內經由該第一訊號路徑和該第三訊號路徑並且在該第一預定時期之後僅僅經由該第三訊號路徑而將該第一邏輯訊號連接至該第二節點；以及其中，該第二轉換電路還包括位於該第一節點和該第二節點之間並且與該第二訊號路徑並聯的第四訊號路徑，該第二轉換電路回應於該第二邏輯訊號的轉換，可操作於在第二預定時期內經由該第二訊號路徑和該第四訊號路徑並且在該第二預定時期之後僅僅經由該第四訊號路徑而將該第二邏輯訊號連接至該第一節點。
一種雙向訊號介面，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路還包括位於該第一節點和該第二節點之間並且與該第一訊號路徑並聯的第三訊號路徑，該第一轉換電路回應於該第一邏輯訊號的轉換，可操作於在第一預定時間內以第一驅動強度經由該第一訊號路徑以及在該第一預定時間之後以第二驅動強度經由該第三訊號路徑而將該第一邏輯訊號驅動至該第二節點；以及其中，該第二轉換電路還包括位於該第一節點和該第二節點之間並且與該第二訊號路徑並聯的第四訊號路徑，該第二轉換電路回應於該第二邏輯訊號的轉換，可操作於在第二預定時期內以第三驅動強度經由該第二訊號路徑並且在該第二預定時期之後以第四驅動強度經由該第四訊號路徑而將該第二邏輯訊號驅動至該第一節點。
一種雙向訊號介面電路，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間的第二訊號路徑，可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的該轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路可操作於回應於該第一邏輯訊號的該轉換而禁止該第二轉換電路在第一預定時間內將該第二邏輯訊號連接至該第一節點；以及其中，該第二轉換電路可操作於回應於該第二邏輯訊號的該轉換而禁止該第一轉換電路在第二預定時間內將該第一邏輯訊號連接至該第二節點。
如申請專利範圍第10項之雙向訊號介面電路，其中，該第一訊號路徑與該第二訊號路徑並聯。
一種雙向訊號介面電路，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間的第二訊號路徑，可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的該轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中、該第一轉換電路具有連接在該第一節點和該第二節點之間的第三訊號路徑；其中，該第二轉換電路具有連接在該第一節點和該第二節點之間的第四訊號路徑；其中，該第一轉換電路可操作於將該第一邏輯訊號經由該第三訊號路徑連接至該第二節點；以及其中，該第二轉換電路可操作於將該第二邏輯訊號經由該第四訊號路徑連接至該第一節點。
一種雙向訊號介面電路，其包括：第一節點，其可操作於接收第一邏輯訊號；第二節點，其可操作於接收第二邏輯訊號；第一轉換電路，其具有連接在該第一節點和該第二節點之間的第一訊號路徑，可操作於感測該第一節點上的該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第二節點；第二轉換電路，其具有連接在該第一節點和該第二節點之間的第二訊號路徑，可操作於感測該第二節點上的該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的該轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第一節點；其中，該第一轉換電路具有連接在該第一節點和該第二節點之間並且與該第一訊號路徑並聯的第三訊號路徑；以及其中，該第二轉換電路具有連接在該第一節點和該第二節點之間並且與該第二訊號路徑並聯的第四訊號路徑；其中，該第一轉換電路可操作於將該第一邏輯訊號經由該第三訊號路徑連接至該第二節點；以及其中，該第二轉換電路可操作於將該第二邏輯訊號經由該第四訊號路徑連接至該第一節點。
一種電子系統，其包括：第一積體電路，其具有第一訊號節點並可操作於在該第一訊號節點上提供第一邏輯訊號；第二積體電路，其具有第二訊號節點並可操作於在該第二訊號節點上提供第二邏輯訊號；以及整合介面電路，其包括：第三節點，其連接至該第一訊號節點，第四節點，其連接至該第二訊號節點，第一轉換電路，其具有連接在該第三節點和該第四節點之間的第一訊號路徑，可操作於感測該第三節點上該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第四節點，以及第二轉換電路，其具有連接在該第三節點和該第四節點之間與該第一訊號路徑並聯的第二訊號路徑，該第二轉換電路可操作於感測該第四節點上該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的該轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第三節點；其中，該第一積體電路還包括第一致能節點，並可操作於在該致能節點上產生致能訊號；其中，該整合介面電路包括連接至該第一致能節點的第二致能節點；其中，該第一轉換電路回應於該致能訊號可操作於將該第一邏輯訊號連接至該第四節點；以及其中，該第二轉換電路回應於該致能訊號可操作於將該第二邏輯訊號連接至該第三節點。
如申請專利範圍第14項之電子系統，其中：該第一積體電路包括處理器；以及該第二積體電路包括處理器週邊設備。
如申請專利範圍第14項之電子系統，其中，該第一積體電路和該整合介面電路設置在同一晶片上。
一種電子系統，其包括：第一積體電路，其具有第一訊號節點並可操作於在該第一訊號節點上提供第一邏輯訊號；第二積體電路，其具有第二訊號節點並可操作於在該第二訊號節點上提供第二邏輯訊號；以及整合介面電路，其包括：第三節點，其連接至該第一訊號節點，第四節點，其連接至該第二訊號節點，第一轉換電路，其具有連接在該第三節點和該第四節點之間的第一訊號路徑，可操作於感測該第三節點上該第一邏輯訊號的轉換，並且回應於該轉換，可操作於將該第一邏輯訊號經由該第一訊號路徑連接至該第四節點，以及第二轉換電路，其具有連接在該第三節點和該第四節點之間的第二訊號路徑，可操作於感測該第四節點上該第二邏輯訊號的轉換，並且回應於該第二邏輯訊號的該轉換，可操作於將該第二邏輯訊號經由該第二訊號路徑連接至該第三節點；其中，該第一轉換電路回應於該第一邏輯訊號的該轉換，可操作於禁止該第二轉換電路在第一預定時間內將該第二邏輯訊號連接至該第三節點；以及其中，該第二轉換電路回應於該第二邏輯訊號的該轉換，可操作於禁止該第一轉換電路在第二預定時間內將該第一邏輯訊號連接至該第四節點。
一種用於雙向訊號介面之方法，其包括：感測第一節點上第一邏輯訊號的轉換；回應於該轉換並回應於致能訊號，將該第一邏輯訊號經由第一訊號路徑連接至第二節點；感測該第二節點上第二邏輯訊號的轉換；回應於該第二邏輯訊號的該轉換並回應於該致能訊號，將該第二邏輯訊號經由與該第一訊號路徑並聯的第二訊號路徑連接至該第一節點。
如申請專利範圍第18項之方法，其中：感測第一邏輯訊號的轉換包括：感測該第一邏輯訊號從第一電壓準位至第二電壓準位的轉換；連接第一邏輯訊號包括：將該第二電壓準位轉換為第三電壓準位，以及將該第三電壓準位經由該第一訊號路徑連接至該第二節點；感測第二邏輯訊號的轉換包括：感測該第二邏輯訊號從該第一電壓準位至該第三電壓準位的轉換；以及連接第二邏輯訊號包括：將該第三電壓準位轉換為該第二電壓準位，以及將該第二電壓準位經由該第二訊號路徑連接至該第一節點。
如申請專利範圍第18項之方法，還包括：在感測該第一邏輯訊號的該轉換之後，在預定時間內禁止將該第二邏輯訊號連接至該第一節點；以及在感測該第二邏輯訊號的該轉換之後，在預定時間內禁止將該第一邏輯訊號連接至該第二節點。
一種用於雙向訊號介面之方法，其包括：感測第一節點上第一邏輯訊號的轉換；回應於該轉換，將該第一邏輯訊號經由第一訊號路徑連接至第二節點；感測該第二節點上第二邏輯訊號的轉換；回應於該第二邏輯訊號的該轉換，將該第二邏輯訊號經由與該第一訊號路徑並聯的第二訊號路徑連接至該第一節點；其中，將第一邏輯訊號連接至第二節點包括：在第一預定時期期間以第一驅動強度以及在該第一預定時期過去之後以第二驅動強度將該第一邏輯訊號驅動至該第二節點；以及其中，將第二邏輯訊號連接至第一節點包括：在第二預定時期期間以第三驅動強度以及在該第二預定時期過去之後以第四驅動強度將該第二邏輯訊號驅動至該第一節點。
一種用於雙向訊號介面之方法，其包括：感測第一節點上第一邏輯訊號的轉換；回應於該轉換，將該第一邏輯訊號經由第一訊號路徑連接至第二節點；感測該第二節點上第二邏輯訊號的轉換；回應於該第二邏輯訊號的該轉換，將該第二邏輯訊號經由與該第一訊號路徑並聯的第二訊號路徑連接至該第一節點；其中，將第一邏輯訊號連接至第二節點包括：在第一預定時間內以第一驅動強度並在該第一預定時間之後以第二驅動強度將該第一邏輯訊號驅動至該第二節點；以及其中，將第二邏輯訊號連接至第一節點包括：在第二預定時間內以第三驅動強度並在該第二預定時間之後以第四驅動強度將該第二邏輯訊號驅動至該第一節點。
一種用於雙向訊號介面之方法，其包括：感測第一節點上第一邏輯訊號的轉換；回應於該第一邏輯訊號的該轉換，將該第一邏輯訊號連接至第二節點；感測第二節點上第二邏輯訊號的轉換；回應於該第二邏輯訊號的該轉換，將該第二邏輯訊號連接至該第一節點；如果在該第二邏輯訊號的該轉換之前感測該第一邏輯訊號的該轉換，那麽在感測該第一邏輯訊號的該轉換之後，在預定時間內禁止將該第二邏輯訊號連接至該第一節點；以及如果在該第一邏輯訊號的該轉換之前感測該第二邏輯訊號的該轉換，那麽在感測該第二邏輯訊號的該轉換之後，在預定時間內禁止將該第一邏輯訊號連接至該第二節點。
如申請專利範圍第23項之方法，其中：在感測該第一邏輯訊號的該轉換之後，在預定時間內禁止將該第二邏輯訊號連接至該第一節點包括：在感測該第一邏輯訊號的該轉換之後，在該預定時間內禁止將該第二邏輯訊號之更高強度形式連接至該第一節點；以及在感測該第一邏輯訊號的該轉換之後，在該預定時間內允許該第二邏輯訊號之更低強度形式連接至該第一節點；在感測該第二邏輯訊號的該轉換之後，在預定時間內禁止將該第一邏輯訊號連接至該第二節點包括：在感測該第二邏輯訊號的該轉換之後，在該預定時間內禁止將該第一邏輯訊號之更高強度形式連接至該第二節點；以及在感測該第二邏輯訊號的該轉換之後，在該預定時間內允許該第一邏輯訊號之更低強度形式連接至該第二節點。
如申請專利範圍第23項之方法，其中：在感測該第一邏輯訊號的該轉換之後，在預定時間內禁止將該第二邏輯訊號連接至該第一節點包括在感測該第一邏輯訊號的該轉換之後，在該預定時間內禁止將該第二邏輯訊號之更高強度形式連接至該第一節點；以及在感測該第二邏輯訊號的該轉換之後，在預定時間內禁止將該第一邏輯訊號連接至該第二節點包括在感測該第二邏輯訊號的該轉換之後，在該預定時間內禁止將該第一邏輯訊號之更高強度形式連接至該第二節點。
一種雙向訊號介面，其包括：第一節點，可操作於接收具有第一電壓準位的第一邏輯訊號；第二節點，可操作於接收具有不同於該第一電壓準位的第二電壓準位的第二邏輯訊號；第三節點，可操作於接收具有不同於該第一電壓準位和該第二電壓準位的第三電壓準位的第三邏輯訊號；以及轉換電路，其連接至該第一節點、該第二節點以及該第三節點，並且可操作於藉由將該第一電壓準位轉換為該第二電壓準位而將來自該第一節點的該第一邏輯訊號連接至該第二節點；藉由將該第一電壓準位轉換為該第三電壓準位而將來自該第一節點的該第一邏輯訊號連接至該第三節點；藉由將該第二電壓準位轉換為該第一電壓準位而將來自該第二節點的該第二邏輯訊號連接至該第一節點；以及藉由將該第三電壓準位轉換為該第一電壓準位而將來自該第三節點的該第三邏輯訊號連接至該第一節點。
如申請專利範圍第26項之雙向訊號介面，其中：該第一節點可操作於接收具有不同於該第一電壓準位、該第二電壓準位和該第三電壓準位的第四電壓準位的第一邏輯訊號；該第二節點可操作於接收具有該第四電壓準位的第二邏輯訊號；該第三節點可操作於接收具有該第四電壓準位的第三邏輯訊號；以及該轉換電路可操作於將來自該第一節點的具有該第四電壓準位的該第一邏輯訊號連接至該第二節點，將來自該第一節點的具有該第四電壓準位的該第一邏輯訊號連接至該第三節點，將來自該第二節點的具有該第四電壓準位的該第二邏輯訊號連接至該第一節點，以及將來自該第三節點的具有該第四電壓準位的該第三邏輯訊號連接至該第一節點。
如申請專利範圍第26項之雙向訊號介面，其中，該轉換電路可操作於接收第一供電電壓、第二供電電壓和第三供電電壓，每個供電電壓實質上分別等於該第一電壓準位、該第二電壓準位以及該第三電壓準位。
如申請專利範圍第26項之雙向訊號介面，還包括：第四節點，其可操作於接收具有不同於該第一電壓準位、該第二電壓準位和該第三電壓準位的第四電壓電壓的第四邏輯訊號；以及其中，該轉換電路連接至該第四節點，並且可操作於藉由將該第四電壓準位轉換為該第二電壓準位而將來自該第四節點的該第四邏輯訊號連接至該第二節點；藉由將該第四電壓準位轉換為該第三電壓準位而將來自該第四節點的該第四邏輯訊號連接至該第三節點；藉由將該第二電壓準位轉換為該第四電壓準位而將來自該第二節點的該第二邏輯訊號連接至該第四節點；以及藉由將該第三電壓準位轉換為該第四電壓準位而將來自該第三節點的該第三邏輯準位連接至該第四節點。
如申請專利範圍第26項之雙向訊號介面，其中：該第一電壓準位大於該第二電壓準位；以及該第二電壓準位大於該第三電壓準位。
如申請專利範圍第26項之雙向訊號介面，其中：該第一電壓準位大於該第三電壓準位；以及該第三電壓準位大於該第二電壓準位。
如申請專利範圍第26項之雙向訊號介面，其中：該第二電壓準位大於該第一電壓準位；以及該第一電壓準位大於該第三電壓準位。
如申請專利範圍第26項之雙向訊號介面，其中：該第二電壓準位大於該第三電壓準位；以及該第三電壓準位大於該第一電壓準位。
如申請專利範圍第26項之雙向訊號介面，其中：該第三電壓準位大於該第一電壓準位；以及該第一電壓準位大於該第二電壓準位。
如申請專利範圍第26項之雙向訊號介面，其中：該第三電壓準位大於該第二電壓準位；以及該第二電壓準位大於該第一電壓準位。
一種電子系統，其包括：第一積體電路，其具有第一訊號節點，並可操作於在該第一訊號節點上提供具有第一電壓準位的第一邏輯訊號；第二積體電路，其具有第二訊號節點，並可操作於在該第二訊號節點上提供具有不同於該第一電壓準位的第二電壓準位的第二邏輯訊號；第三積體電路，其具有第三訊號節點，並可操作於在該第三訊號節點上提供具有不同於該第一電壓準位和該第二電壓準位的第三電壓準位的第三邏輯訊號；以及整合介面電路，其包括：第四節點，其連接至該第一訊號節點，第五節點，其連接至該第二訊號節點，第六節點，其連接至該第三訊號節點，以及轉換電路，其連接至該第四節點、該第五節點以及該第六節點，並可操作於藉由將該第一電壓準位轉換為該第二電壓準位而將來自該第四節點的該第一邏輯訊號連接至該第五節點；藉由將該第一電壓準位轉換為該第三電壓準位而將來自該第四節點的該第一邏輯訊號連接至該第六節點；藉由將該第二電壓準位轉換為該第一電壓準位而將來自該第五節點的該第二邏輯訊號連接至該第四節點；以及藉由將該第三電壓準位轉換為該第一電壓準位而將來自該第六節點的該第三邏輯準位連接至該第四節點。
如申請專利範圍第36項之電子系統，其中，該第一積體電路、該第二積體電路以及該第三積體電路和該整合介面電路設置在同一晶片上。
一種用於雙向訊號介面之方法，其包括：將第一節點上的第一邏輯訊號的第一電壓準位轉換為第二節點上的第二電壓準位，該第二電壓準位不同於該第一電壓準位；以及將該第一節點上的該第一邏輯訊號的該第一電壓準位轉換為第三節點上的第三電壓準位，該第三電壓準位不同於該第一電壓準位和該第二電壓準位。
如申請專利範圍第38項之方法，還包括：將該第二節點上的第二邏輯訊號的該第二電壓準位轉換為該第一節點上的該第一電壓準位。
如申請專利範圍第38項之方法，還包括：將該第二節點上的第二邏輯訊號的該第二電壓準位轉化為該第一節點上的該第一電壓準位；以及將該第三節點上的第三邏輯訊號的該第三電壓準位轉換為該第一節點上的該第一電壓準位。
如申請專利範圍第38項之方法，還包括：將第四節點上的第二邏輯訊號的第四電壓準位轉換為該第二節點上的該第二電壓準位，該第四電壓準位不同於該第一電壓準位、該第二電壓準位以及該第三電壓準位。
如申請專利範圍第38項之方法，還包括：將第四節點上的第二邏輯訊號的第四電壓準位轉換為該第二節點上的該第二電壓準位，該第四電壓準位不同於該第一電壓準位、該第二電壓準位以及該第三電壓準位；以及將該第二節點上的第三邏輯訊號的該第二電壓準位轉換為該第四節點上的該第四電壓準位。
如申請專利範圍第38項之方法，還包括：將第四節點上的第二邏輯訊號的第四電壓準位轉換為該第二節點上的該第二電壓電壓，該第四電壓準位不同於該第一電壓準位、該第二電壓準位以及該第三電壓準位；以及將該第四節點上的該第二邏輯訊號的該第四電壓準位轉換為該第三節點上的該第三電壓準位。
如申請專利範圍第38項之方法，還包括：將第四節點上的第二邏輯訊號的第四電壓準位轉換為該第二節點上的該第二電壓準位，該第四電壓準位不同於該第一電壓準位、該第二電壓準位以及該第三電壓準位；將該第四節點上的該第二邏輯訊號的該第四電壓準位轉換為該第三節點上的該第三電壓準位；將該第二節點上的第三邏輯訊號的該第二電壓準位轉換為該第四節點上的該第四電壓準位；以及將該第三節點上的第四邏輯訊號的該第三電壓準位轉換為該第四節點上的該第四電壓準位。
如申請專利範圍第38項之方法，其中：該第一電壓準位小於該第二電壓準位；以及該第二電壓準位小於該第三電壓準位。
如申請專利範圍第38項之方法，其中：該第一電壓準位小於該第三電壓準位；以及該第三電壓準位小於該第二電壓準位。
如申請專利範圍第38項之方法，其中：該第二電壓準位小於該第一電壓準位；以及該第一電壓準位小於該第三電壓準位。
如申請專利範圍第38項之方法，其中：該第二電壓準位小於該第三電壓準位；以及該第三電壓準位小於該第一電壓準位。
如申請專利範圍第38項之方法，其中：該第三電壓準位小於該第一電壓準位；以及該第一電壓準位小於該第二電壓準位。
如申請專利範圍第38項之方法，其中：該第三電壓準位小於該第二電壓準位；以及該第二電壓準位小於該第一電壓準位。
一種用於雙向訊號介面之方法，其包括：感測第一節點上第一邏輯訊號的轉換；回應於該感測之轉換以產生禁止訊號，該禁止訊號具有至少足以允許該第一邏輯訊號自該第一節點傳播至第二節點之持續時間；以及回應於該禁止訊號，阻止第二邏輯訊號自該第二節點連接至該第一節點。
如申請專利範圍第51項之方法，還包括：感測該第二節點上第三邏輯訊號的轉換；以及在感測該第三邏輯訊號的該轉換之後，至少預定時間內阻止第四邏輯訊號自該第一節點連接至該第二節點。
如申請專利範圍第51項之方法，其中阻止第二邏輯訊號自該第二節點連接至該第一節點包括回應於該禁止訊號，阻止該第二邏輯訊號之更高強度形式自該第二節點連接至該第一節點。
如申請專利範圍第51項之方法，其中阻止第二邏輯訊號自該第二節點連接至該第一節點包括：回應於該禁止訊號，阻止該第二邏輯訊號之更高強度形式自該第二節點連接至該第一節點；以及於該禁止訊號之該持續時間內，允許該第二邏輯訊號之更低強度形式自該第二節點連接至該第一節點。