JP2837122B2 - 半導体メモリ装置のデータ出力バッファ回路 - Google Patents
半導体メモリ装置のデータ出力バッファ回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
データ出力バッファ回路に関し、特に、対負電圧手段を
備えるデータ出力バッファ回路に関するものである。
データ出力バッファ回路に関し、特に、対負電圧手段を
備えるデータ出力バッファ回路に関するものである。
【０００２】
【従来の技術】一般に半導体メモリ装置では、データを
外部へ出力する際のデータ出力バッファ回路と、外部か
らデータを入力する際のデータ入力バッファ回路を備え
る。図１は、この半導体メモリ装置に備えられるデータ
出力バッファ回路の構成（push-pull buffer circuit）
を示し、図２に、そのデータ出力バッファ回路の動作特
性について波形図を示す。図中φＴＲＳＴは、データ出
力端子ＤＱをフローティング状態（高インピーダンス状
態）から出力可能状態とするための信号（“出力解除信
号”とする）である。
外部へ出力する際のデータ出力バッファ回路と、外部か
らデータを入力する際のデータ入力バッファ回路を備え
る。図１は、この半導体メモリ装置に備えられるデータ
出力バッファ回路の構成（push-pull buffer circuit）
を示し、図２に、そのデータ出力バッファ回路の動作特
性について波形図を示す。図中φＴＲＳＴは、データ出
力端子ＤＱをフローティング状態（高インピーダンス状
態）から出力可能状態とするための信号（“出力解除信
号”とする）である。
【０００３】即ち、図２に示すように、出力解除信号φ
ＴＲＳＴが論理“ロウ”で入力される場合、ＮＡＮＤゲ
ート１１，１２の両方とも論理“ハイ”を恒常出力し、
インバータ１３，１４がこれを反転出力して出力手段の
ＮＭＯＳトランジスタ１５，１６へ印加するので、トラ
ンジスタ１５，１６は非導通状態となる。従って、デー
タ出力端子ＤＱは図２に示すようにフローティング状態
となる。
ＴＲＳＴが論理“ロウ”で入力される場合、ＮＡＮＤゲ
ート１１，１２の両方とも論理“ハイ”を恒常出力し、
インバータ１３，１４がこれを反転出力して出力手段の
ＮＭＯＳトランジスタ１５，１６へ印加するので、トラ
ンジスタ１５，１６は非導通状態となる。従って、デー
タ出力端子ＤＱは図２に示すようにフローティング状態
となる。
【０００４】一方、出力解除信号φＴＲＳＴが論理“ハ
イ”で入力されるとフローティングが解除されて出力可
能となり、データ線ＤＢに現れるデータ（実線２２）及
び反転データ線バーＤＢに現れるデータ（点線２３）に
従ってデータ出力端子ＤＱにデータ“Ｈ”，“Ｌ”が出
力される。即ち、外部条件（システムのデータバスの状
態等）に従ってフローティング状態〔通常のＴＴＬレベ
ルの場合であれば１．４Ｖ（ＶTRI ）の高インピーダン
ス状態〕から出力解除信号φＴＲＳＴが論理“ハイ”へ
遷移すると、ＮＡＮＤゲート１１，１２の各出力はデー
タ線ＤＢ，バーＤＢに従って論理決定される。このとき
実線２２のようにデータ線ＤＢに論理“ハイ”、点線２
３のようにデータ線バーＤＢに論理“ロウ”が現れる
と、ＮＡＮＤゲート１１が論理“ロウ”出力、ＮＡＮＤ
ゲート１２が論理“ハイ”出力となり、インバータ１３
を通じて論理“ハイ”を受けるＮＭＯＳトランジスタ１
５は導通状態、インバータ１４を通じて論理“ロウ”を
受けるＮＭＯＳトランジスタ１６は非導通状態となる。
その結果、データ出力端子ＤＱから“Ｈ”データが発生
される。また、データ線ＤＢに論理“ロウ”、データ線
バーＤＢに論理“ハイ”が現れる場合は、ＮＡＮＤゲー
ト１１が論理“ハイ”、ＮＡＮＤゲート１２が論理“ロ
ウ”を出力するので、ＮＭＯＳトランジスタ１５は非導
通状態、ＮＭＯＳトランジスタ１６は導通状態となる。
従ってこのときには、データ出力端子ＤＱから“Ｌ”デ
ータが発生される。
イ”で入力されるとフローティングが解除されて出力可
能となり、データ線ＤＢに現れるデータ（実線２２）及
び反転データ線バーＤＢに現れるデータ（点線２３）に
従ってデータ出力端子ＤＱにデータ“Ｈ”，“Ｌ”が出
力される。即ち、外部条件（システムのデータバスの状
態等）に従ってフローティング状態〔通常のＴＴＬレベ
ルの場合であれば１．４Ｖ（ＶTRI ）の高インピーダン
ス状態〕から出力解除信号φＴＲＳＴが論理“ハイ”へ
遷移すると、ＮＡＮＤゲート１１，１２の各出力はデー
タ線ＤＢ，バーＤＢに従って論理決定される。このとき
実線２２のようにデータ線ＤＢに論理“ハイ”、点線２
３のようにデータ線バーＤＢに論理“ロウ”が現れる
と、ＮＡＮＤゲート１１が論理“ロウ”出力、ＮＡＮＤ
ゲート１２が論理“ハイ”出力となり、インバータ１３
を通じて論理“ハイ”を受けるＮＭＯＳトランジスタ１
５は導通状態、インバータ１４を通じて論理“ロウ”を
受けるＮＭＯＳトランジスタ１６は非導通状態となる。
その結果、データ出力端子ＤＱから“Ｈ”データが発生
される。また、データ線ＤＢに論理“ロウ”、データ線
バーＤＢに論理“ハイ”が現れる場合は、ＮＡＮＤゲー
ト１１が論理“ハイ”、ＮＡＮＤゲート１２が論理“ロ
ウ”を出力するので、ＮＭＯＳトランジスタ１５は非導
通状態、ＮＭＯＳトランジスタ１６は導通状態となる。
従ってこのときには、データ出力端子ＤＱから“Ｌ”デ
ータが発生される。
【０００５】このように構成されるデータ出力バッファ
回路のデータ出力端子ＤＱは、メモリの組み込まれるシ
ステムでは他のメモリと共通接続される。例えば、ＤＲ
ＡＭで×１（データ出力が１）の場合にはデータ入出力
線は分離とされるが、×４（データ出力が４）の場合に
はデータ入出力線は共有とされる。図３に、データ入出
力線共有の場合のデータ出力端子ＤＱの接続状態を示
す。
回路のデータ出力端子ＤＱは、メモリの組み込まれるシ
ステムでは他のメモリと共通接続される。例えば、ＤＲ
ＡＭで×１（データ出力が１）の場合にはデータ入出力
線は分離とされるが、×４（データ出力が４）の場合に
はデータ入出力線は共有とされる。図３に、データ入出
力線共有の場合のデータ出力端子ＤＱの接続状態を示
す。
【０００６】通常、この共通データ入出力線のデータ入
出力区分は、出力エネーブル信号バーＯＥに従って決定
する。即ち、出力エネーブル信号バーＯＥが論理“ロ
ウ”で提供される場合にデータ入出力線が出力線として
使用される。このとき、データ出力バッファ回路を制御
する出力解除信号φＴＲＳＴは論理“ハイ”となり、デ
ータ線ＤＢ，バーＤＢの状態により上記のようにデータ
出力端子ＤＱからデータが発生する。一方、出力エネー
ブル信号バーＯＥが論理“ハイ”で提供される場合には
出力解除信号φＴＲＳＴは論理“ロウ”になり、データ
出力バッファ回路をフローティング状態とする。従っ
て、データ入出力線は入力線として使用される。このと
き、データ入出力線に接続のデータ入力バッファ回路が
活性化され、データ入出力線のデータが半導体メモリ装
置内へ入力される。尚、このようなデータ入出力線は他
の外部装置と接続されるが、この外部装置はデータ伝送
方式に従ってＧＴＬ、ＬＶＴＴＬ、ＴＴＬ方式のインタ
フェースを有し、データ入出力線はこのような方式のイ
ンタフェースを介して半導体メモリ装置のアクセスデー
タを出力し、そして、インタフェースを介して送られて
くるデータを半導体メモリ装置へ入力する。
出力区分は、出力エネーブル信号バーＯＥに従って決定
する。即ち、出力エネーブル信号バーＯＥが論理“ロ
ウ”で提供される場合にデータ入出力線が出力線として
使用される。このとき、データ出力バッファ回路を制御
する出力解除信号φＴＲＳＴは論理“ハイ”となり、デ
ータ線ＤＢ，バーＤＢの状態により上記のようにデータ
出力端子ＤＱからデータが発生する。一方、出力エネー
ブル信号バーＯＥが論理“ハイ”で提供される場合には
出力解除信号φＴＲＳＴは論理“ロウ”になり、データ
出力バッファ回路をフローティング状態とする。従っ
て、データ入出力線は入力線として使用される。このと
き、データ入出力線に接続のデータ入力バッファ回路が
活性化され、データ入出力線のデータが半導体メモリ装
置内へ入力される。尚、このようなデータ入出力線は他
の外部装置と接続されるが、この外部装置はデータ伝送
方式に従ってＧＴＬ、ＬＶＴＴＬ、ＴＴＬ方式のインタ
フェースを有し、データ入出力線はこのような方式のイ
ンタフェースを介して半導体メモリ装置のアクセスデー
タを出力し、そして、インタフェースを介して送られて
くるデータを半導体メモリ装置へ入力する。
【０００７】図３は、データ入出力線に第１メモリ(FIR
ST MEMORY)と第２メモリ(SECOND MEMORY) の２つのデー
タ出力バッファ回路が接続されている状態を示している
（データ入力バッファ回路は図示略）。このようにデー
タ出力バッファ回路が接続される場合、データ入出力線
につながれた外部装置から負電圧が供給されると、デー
タ出力バッファ回路では消費電流がかなり大きいものに
なる。図４にこれを説明している。この図４は、図１に
示す構成のデータ出力バッファ回路の出力端部分を示し
ており、データ出力バッファ回路がフローティング状態
のときである。即ち、出力解除信号φＴＲＳＴが論理
“ロウ”で入力され、ＮＭＯＳトランジスタ１５，１６
は非導通状態にある。このような状態は、複数のデータ
出力バッファ回路が１つのデータ入出力線を共有してい
る状態で当該データ出力バッファ回路が選択されない場
合か、或いは、データ入出力線が入力機能に使用されて
いる場合である。このときに、データ出力端子ＤＱに負
電圧が発生すると上記不具合が発生する。
ST MEMORY)と第２メモリ(SECOND MEMORY) の２つのデー
タ出力バッファ回路が接続されている状態を示している
（データ入力バッファ回路は図示略）。このようにデー
タ出力バッファ回路が接続される場合、データ入出力線
につながれた外部装置から負電圧が供給されると、デー
タ出力バッファ回路では消費電流がかなり大きいものに
なる。図４にこれを説明している。この図４は、図１に
示す構成のデータ出力バッファ回路の出力端部分を示し
ており、データ出力バッファ回路がフローティング状態
のときである。即ち、出力解除信号φＴＲＳＴが論理
“ロウ”で入力され、ＮＭＯＳトランジスタ１５，１６
は非導通状態にある。このような状態は、複数のデータ
出力バッファ回路が１つのデータ入出力線を共有してい
る状態で当該データ出力バッファ回路が選択されない場
合か、或いは、データ入出力線が入力機能に使用されて
いる場合である。このときに、データ出力端子ＤＱに負
電圧が発生すると上記不具合が発生する。
【０００８】即ち、例えば−２Ｖの負電圧を使用する外
部装置とのインタフェースでデータ入出力線に負電圧が
かかると、フローティング状態にあるデータ出力バッフ
ァ回路が不要な電流浪費経路を形成することになる。つ
まり、このときにはデータ出力端子ＤＱへ−２Ｖの負電
圧が加えられることになり、該データ出力端子ＤＱと接
続されたＮＭＯＳトランジスタ１５のソース電極も−２
Ｖを有することになる。一方、ＮＭＯＳトランジスタ１
５のゲート電極には接地電圧Ｖｓｓレベルの０Ｖが印加
されるので、ゲート・ソース間電圧Ｖｇｓは２Ｖ〔０−
（−２）＝２Ｖ〕となり、ＮＭＯＳトランジスタ１５が
導通して図４に示すように電流浪費経路が形成されてし
まう。このとき、ＮＭＯＳトランジスタ１５のしきい値
電圧ＶＴが１Ｖ、電源電圧Ｖｃｃが５Ｖとすると、Ｖｇ
ｓ−ＶＴ＜ＶｄｓとなってＮＭＯＳトランジスタ１５は
飽和領域で動作することになる。
部装置とのインタフェースでデータ入出力線に負電圧が
かかると、フローティング状態にあるデータ出力バッフ
ァ回路が不要な電流浪費経路を形成することになる。つ
まり、このときにはデータ出力端子ＤＱへ−２Ｖの負電
圧が加えられることになり、該データ出力端子ＤＱと接
続されたＮＭＯＳトランジスタ１５のソース電極も−２
Ｖを有することになる。一方、ＮＭＯＳトランジスタ１
５のゲート電極には接地電圧Ｖｓｓレベルの０Ｖが印加
されるので、ゲート・ソース間電圧Ｖｇｓは２Ｖ〔０−
（−２）＝２Ｖ〕となり、ＮＭＯＳトランジスタ１５が
導通して図４に示すように電流浪費経路が形成されてし
まう。このとき、ＮＭＯＳトランジスタ１５のしきい値
電圧ＶＴが１Ｖ、電源電圧Ｖｃｃが５Ｖとすると、Ｖｇ
ｓ−ＶＴ＜ＶｄｓとなってＮＭＯＳトランジスタ１５は
飽和領域で動作することになる。
【０００９】更に、このようにデータ出力バッファ回路
のフローティング状態で不要な電流経路が形成される
と、電流浪費につながると共に各種動作電源に影響を及
ぼすことになる。図５は、データ出力端子ＤＱに負電圧
がかかるときのＮＭＯＳトランジスタ１５の内部状態を
示している。図示のように、斜線部分で示すチャネルが
ソース電極側に形成される状態となり、チャネルの形成
されないＣ領域ではドリフトによって電流が流れること
になる。このときデータ出力端子ＤＱに負電圧が印加さ
れているとドレイン電極とソース電極との間の電圧差が
大きくなり、それによりチャネルが形成されない領域で
衝突イオン化(impact ionization) が起こって基板電流
が大きく増加する。すると、基板電圧ＶＢＢのレベル上
昇をひきおこし、動作電源の異常で半導体メモリ装置の
誤動作を誘発する可能性がある。
のフローティング状態で不要な電流経路が形成される
と、電流浪費につながると共に各種動作電源に影響を及
ぼすことになる。図５は、データ出力端子ＤＱに負電圧
がかかるときのＮＭＯＳトランジスタ１５の内部状態を
示している。図示のように、斜線部分で示すチャネルが
ソース電極側に形成される状態となり、チャネルの形成
されないＣ領域ではドリフトによって電流が流れること
になる。このときデータ出力端子ＤＱに負電圧が印加さ
れているとドレイン電極とソース電極との間の電圧差が
大きくなり、それによりチャネルが形成されない領域で
衝突イオン化(impact ionization) が起こって基板電流
が大きく増加する。すると、基板電圧ＶＢＢのレベル上
昇をひきおこし、動作電源の異常で半導体メモリ装置の
誤動作を誘発する可能性がある。
【００１０】これらを解決するために、米国特許第４，
６７８，９５０号に開示されたような対負電圧手段をも
つ図６に示すデータ出力バッファ回路が提案されてい
る。図示のＤＴはプルアップトランジスタとして用いる
ＮＭＯＳトランジスタ６４に印加される第１出力データ
で、ＤＴＢはプルダウントランジスタとして用いるＮＭ
ＯＳトランジスタ６６に印加される第２出力データであ
る。即ち、図１に照らして言うと、第１出力データＤＴ
はデータ線ＤＢによるデータ、そして第２出力データＤ
ＴＢはデータ線バーＤＢによるデータで、互いに反対の
論理の相補データある。出力制御信号φＳは、該データ
出力バッファ回路を高インピーダンスにするための制御
信号である。
６７８，９５０号に開示されたような対負電圧手段をも
つ図６に示すデータ出力バッファ回路が提案されてい
る。図示のＤＴはプルアップトランジスタとして用いる
ＮＭＯＳトランジスタ６４に印加される第１出力データ
で、ＤＴＢはプルダウントランジスタとして用いるＮＭ
ＯＳトランジスタ６６に印加される第２出力データであ
る。即ち、図１に照らして言うと、第１出力データＤＴ
はデータ線ＤＢによるデータ、そして第２出力データＤ
ＴＢはデータ線バーＤＢによるデータで、互いに反対の
論理の相補データある。出力制御信号φＳは、該データ
出力バッファ回路を高インピーダンスにするための制御
信号である。
【００１１】ＮＭＯＳトランジスタ６４は電源電圧Ｖｃ
ｃとデータ出力端子ＤＱとの間に設けられ、ゲート電極
が第１出力データＤＴを受ける第１入力ノードＮ１に接
続される。ＮＭＯＳトランジスタ６６はデータ出力端子
ＤＱと接地電圧Ｖｓｓとの間に設けられ、ゲート電極が
第２出力データＤＴＢを受ける第２入力ノードＮ２に接
続される。第１入力ノードＮ１に接続されたＮＭＯＳト
ランジスタ６１はゲート電極に出力制御信号φＳを入力
した動作制御トランジスタで、このＮＭＯＳトランジス
タ６１のソース電極と接地電圧Ｖｓｓとの間に、ゲート
電極がデータ出力端子ＤＱに接続されたＮＭＯＳトラン
ジスタ６２が設けられる。ＮＭＯＳトランジスタ６３は
第１入力ノードＮ１とデータ出力端子ＤＱとの間に設け
られ、そのゲート電極は接地電圧Ｖｓｓへつながれてい
る。ＮＭＯＳトランジスタ６５は第２入力ノードＮ２と
接地電圧Ｖｓｓとの間に設けられ、ゲート電極に出力制
御信号φＳを入力する動作制御トランジスタである。２
つの動作制御トランジスタは１つとしてもその機能を達
成し得る。
ｃとデータ出力端子ＤＱとの間に設けられ、ゲート電極
が第１出力データＤＴを受ける第１入力ノードＮ１に接
続される。ＮＭＯＳトランジスタ６６はデータ出力端子
ＤＱと接地電圧Ｖｓｓとの間に設けられ、ゲート電極が
第２出力データＤＴＢを受ける第２入力ノードＮ２に接
続される。第１入力ノードＮ１に接続されたＮＭＯＳト
ランジスタ６１はゲート電極に出力制御信号φＳを入力
した動作制御トランジスタで、このＮＭＯＳトランジス
タ６１のソース電極と接地電圧Ｖｓｓとの間に、ゲート
電極がデータ出力端子ＤＱに接続されたＮＭＯＳトラン
ジスタ６２が設けられる。ＮＭＯＳトランジスタ６３は
第１入力ノードＮ１とデータ出力端子ＤＱとの間に設け
られ、そのゲート電極は接地電圧Ｖｓｓへつながれてい
る。ＮＭＯＳトランジスタ６５は第２入力ノードＮ２と
接地電圧Ｖｓｓとの間に設けられ、ゲート電極に出力制
御信号φＳを入力する動作制御トランジスタである。２
つの動作制御トランジスタは１つとしてもその機能を達
成し得る。
【００１２】出力制御信号φＳが論理“ハイ”で入力さ
れると、ＮＭＯＳトランジスタ６１，６５が導通して入
力ノードＮ１，Ｎ２を接地電圧Ｖｓｓレベルにダウンさ
せ、これによりＮＭＯＳトランジスタ６４，６６のゲー
ト電極に論理“ロウ”が入力される。この回路によれ
ば、第１入力ノードＮ１の論理“ハイ”によりデータ出
力端子ＤＱから“Ｈ”データが出力された状態におい
て、出力制御信号φＳが論理“ハイ”で入力されるとＮ
ＭＯＳトランジスタ６１が導通し、そしてデータ出力端
子ＤＱの論理“ハイ”によりＮＭＯＳトランジスタ６２
が導通する。従って、第１入力ノードＮ１はＮＭＯＳト
ランジスタ６４のしきい値電圧以下になる。一方、第２
入力ノードＮ２が論理“ハイ”のときに出力制御信号φ
Ｓが論理“ハイ”で入力されると、ＮＭＯＳトランジス
タ６５が導通して第２入力ノードＮ２はＮＭＯＳトラン
ジスタ６６のしきい値電圧以下になる。このようにして
ＮＭＯＳトランジスタ６４，６６が非導通状態となるこ
とにより、データ出力端子ＤＱはフローティング状態と
される。
れると、ＮＭＯＳトランジスタ６１，６５が導通して入
力ノードＮ１，Ｎ２を接地電圧Ｖｓｓレベルにダウンさ
せ、これによりＮＭＯＳトランジスタ６４，６６のゲー
ト電極に論理“ロウ”が入力される。この回路によれ
ば、第１入力ノードＮ１の論理“ハイ”によりデータ出
力端子ＤＱから“Ｈ”データが出力された状態におい
て、出力制御信号φＳが論理“ハイ”で入力されるとＮ
ＭＯＳトランジスタ６１が導通し、そしてデータ出力端
子ＤＱの論理“ハイ”によりＮＭＯＳトランジスタ６２
が導通する。従って、第１入力ノードＮ１はＮＭＯＳト
ランジスタ６４のしきい値電圧以下になる。一方、第２
入力ノードＮ２が論理“ハイ”のときに出力制御信号φ
Ｓが論理“ハイ”で入力されると、ＮＭＯＳトランジス
タ６５が導通して第２入力ノードＮ２はＮＭＯＳトラン
ジスタ６６のしきい値電圧以下になる。このようにして
ＮＭＯＳトランジスタ６４，６６が非導通状態となるこ
とにより、データ出力端子ＤＱはフローティング状態と
される。
【００１３】この高インピーダンス状態でデータ出力端
子ＤＱに負電圧が加えられた場合、ＮＭＯＳトランジス
タ６４はその負電圧によってゲート・ソース間電圧Ｖｇ
ｓが大きくなるので導通状態となる。このとき同時に、
第１入力ノードＮ１とデータ出力端子ＤＱに接続し、ゲ
ート電極を接地電圧ＶｓｓにつないだＮＭＯＳトランジ
スタ６３も導通するので、第１入力ノードＮ１はデータ
出力端子ＤＱの電圧に従うことになる。従って、第１入
力ノードＮ１とデータ出力端子ＤＱの電圧が等しくなる
ので、ＮＭＯＳトランジスタ６４のゲート・ソース間電
圧Ｖｇｓは０Ｖとなり、ＮＭＯＳトランジスタ６４の導
通は防止される。換言すれば、ＮＭＯＳトランジスタ６
３のサブスレッショールド領域で第１入力ノードＮ１と
データ出力端子ＤＱは相互にリンク(link)されるので、
結局、ＮＭＯＳトランジスタ６４のゲート・ソース間電
圧Ｖｇｓは０Ｖとなる。このようにしてＮＭＯＳトラン
ジスタ６４による電流浪費経路形成が防止されるので、
ＮＭＯＳトランジスタ６４で発生する上記図５のような
衝突イオン化による誤動作が防止される。
子ＤＱに負電圧が加えられた場合、ＮＭＯＳトランジス
タ６４はその負電圧によってゲート・ソース間電圧Ｖｇ
ｓが大きくなるので導通状態となる。このとき同時に、
第１入力ノードＮ１とデータ出力端子ＤＱに接続し、ゲ
ート電極を接地電圧ＶｓｓにつないだＮＭＯＳトランジ
スタ６３も導通するので、第１入力ノードＮ１はデータ
出力端子ＤＱの電圧に従うことになる。従って、第１入
力ノードＮ１とデータ出力端子ＤＱの電圧が等しくなる
ので、ＮＭＯＳトランジスタ６４のゲート・ソース間電
圧Ｖｇｓは０Ｖとなり、ＮＭＯＳトランジスタ６４の導
通は防止される。換言すれば、ＮＭＯＳトランジスタ６
３のサブスレッショールド領域で第１入力ノードＮ１と
データ出力端子ＤＱは相互にリンク(link)されるので、
結局、ＮＭＯＳトランジスタ６４のゲート・ソース間電
圧Ｖｇｓは０Ｖとなる。このようにしてＮＭＯＳトラン
ジスタ６４による電流浪費経路形成が防止されるので、
ＮＭＯＳトランジスタ６４で発生する上記図５のような
衝突イオン化による誤動作が防止される。
【００１４】
【発明が解決しようとする課題】上記図６のような対負
電圧手段を有するデータ出力バッファ回路によれば、デ
ータ出力バッファ回路単体で考えれば確かにデータ出力
端子ＤＱの負電圧の影響は防止される。ところが、デー
タ入出力線に接続した他のデータ出力バッファ回路との
関係で不具合がある。即ち、図７に示すように、２つの
第１メモリ及び第２メモリが図６のような構成のデータ
出力バッファ回路をそれぞれ備え、システムのデータ入
出力線を共有してインタリーブ(interleave)方式でデー
タを出力する場合、第１メモリのデータ出力バッファ回
路からデータを出力するときには第２メモリのデータ出
力バッファ回路がフローティング状態となり、逆に、第
２メモリのデータ出力バッファ回路からデータを出力す
るときには第１メモリのデータ出力バッファ回路がフロ
ーティング状態となるはずである。しかしながら、この
ように第１，第２メモリがデータ入出力線が共有してい
る場合、図７に示すように、データ入出力線に共通接続
される他方のメモリのデータ出力バッファ回路との関係
で不要な電流浪費経路が形成される可能性が残ってい
る。これを図８の動作波形図を参照して説明する。
電圧手段を有するデータ出力バッファ回路によれば、デ
ータ出力バッファ回路単体で考えれば確かにデータ出力
端子ＤＱの負電圧の影響は防止される。ところが、デー
タ入出力線に接続した他のデータ出力バッファ回路との
関係で不具合がある。即ち、図７に示すように、２つの
第１メモリ及び第２メモリが図６のような構成のデータ
出力バッファ回路をそれぞれ備え、システムのデータ入
出力線を共有してインタリーブ(interleave)方式でデー
タを出力する場合、第１メモリのデータ出力バッファ回
路からデータを出力するときには第２メモリのデータ出
力バッファ回路がフローティング状態となり、逆に、第
２メモリのデータ出力バッファ回路からデータを出力す
るときには第１メモリのデータ出力バッファ回路がフロ
ーティング状態となるはずである。しかしながら、この
ように第１，第２メモリがデータ入出力線が共有してい
る場合、図７に示すように、データ入出力線に共通接続
される他方のメモリのデータ出力バッファ回路との関係
で不要な電流浪費経路が形成される可能性が残ってい
る。これを図８の動作波形図を参照して説明する。
【００１５】第１メモリがアクセスされると仮定し、第
１出力データＤＴが論理“ロウ”で入ってきた後に更に
論理“ハイ”のデータへ遷移する場合を考える。尚、図
８中のバーＲＡＳA ，バーＣＡＳA ，バーＯＥA ，φＳ
Ａは第１メモリの制御信号で、バーＲＡＳB ，バーＣＡ
ＳB ，バーＯＥB ，φＳＢは第２メモリの制御信号を示
している。
１出力データＤＴが論理“ロウ”で入ってきた後に更に
論理“ハイ”のデータへ遷移する場合を考える。尚、図
８中のバーＲＡＳA ，バーＣＡＳA ，バーＯＥA ，φＳ
Ａは第１メモリの制御信号で、バーＲＡＳB ，バーＣＡ
ＳB ，バーＯＥB ，φＳＢは第２メモリの制御信号を示
している。
【００１６】まず図８に示すように、信号バーＲＡ
ＳA ，バーＣＡＳA ，バーＯＥA が活性化されて第１メ
モリがアクセスされ、第１出力データＤＴが論理“ロ
ウ”で入力されると、ＮＭＯＳトランジスタ６４は非導
通、ＮＭＯＳトランジスタ６６は導通になるので、デー
タ出力端子ＤＱＡには、図８中の実線部分ＬＤ１で示す
ように“Ｌ”データが現れる。この状態から第１出力デ
ータＤＴが論理“ハイ”へ遷移入力すると、ＮＭＯＳト
ランジスタ６４は導通、ＮＭＯＳトランジスタ６６は非
導通となり、データ出力端子ＤＱＡは図８中の細線部分
ＨＤ１で示すように上昇し始める。このときに第１メモ
リのアクセスが中止され、第２メモリのアクセスが開始
されることになると、信号バーＲＡＳA ，バーＣＡ
ＳA ，バーＯＥA が非活性化されて出力制御信号φＳＡ
が論理“ハイ”に遷移すると共に信号バーＲＡＳB ，バ
ーＣＡＳB ，バーＯＥB が活性化されて出力制御信号φ
ＳＢが論理“ロウ”へ遷移する。
ＳA ，バーＣＡＳA ，バーＯＥA が活性化されて第１メ
モリがアクセスされ、第１出力データＤＴが論理“ロ
ウ”で入力されると、ＮＭＯＳトランジスタ６４は非導
通、ＮＭＯＳトランジスタ６６は導通になるので、デー
タ出力端子ＤＱＡには、図８中の実線部分ＬＤ１で示す
ように“Ｌ”データが現れる。この状態から第１出力デ
ータＤＴが論理“ハイ”へ遷移入力すると、ＮＭＯＳト
ランジスタ６４は導通、ＮＭＯＳトランジスタ６６は非
導通となり、データ出力端子ＤＱＡは図８中の細線部分
ＨＤ１で示すように上昇し始める。このときに第１メモ
リのアクセスが中止され、第２メモリのアクセスが開始
されることになると、信号バーＲＡＳA ，バーＣＡ
ＳA ，バーＯＥA が非活性化されて出力制御信号φＳＡ
が論理“ハイ”に遷移すると共に信号バーＲＡＳB ，バ
ーＣＡＳB ，バーＯＥB が活性化されて出力制御信号φ
ＳＢが論理“ロウ”へ遷移する。
【００１７】この切り換え時に、第１メモリの第１入力
ノードＮＡ１には電源電圧Ｖｃｃレベルがかかっている
状態となり、データ出力端子ＤＱＡは細線部分ＨＤ１の
ように上昇し始める状態にある。この状態で第１メモリ
のデータ出力バッファ回路は出力制御信号φＳＡに従っ
てフローティング状態へ移ることになるが、データ出力
端子ＤＱＡを帰還入力とするＮＭＯＳトランジスタ６２
は、データ出力端子ＤＱＡが上昇途中にあり十分な電圧
を得られないため導通できないことがあり、ＮＭＯＳト
ランジスタ６１，６２による第１入力ノードＮＡ１の放
電が行えなくなる場合がある。この現象が発生すると、
第２メモリの出力データによっては、図７に点線で示す
ような電流浪費経路が形成され得る。
ノードＮＡ１には電源電圧Ｖｃｃレベルがかかっている
状態となり、データ出力端子ＤＱＡは細線部分ＨＤ１の
ように上昇し始める状態にある。この状態で第１メモリ
のデータ出力バッファ回路は出力制御信号φＳＡに従っ
てフローティング状態へ移ることになるが、データ出力
端子ＤＱＡを帰還入力とするＮＭＯＳトランジスタ６２
は、データ出力端子ＤＱＡが上昇途中にあり十分な電圧
を得られないため導通できないことがあり、ＮＭＯＳト
ランジスタ６１，６２による第１入力ノードＮＡ１の放
電が行えなくなる場合がある。この現象が発生すると、
第２メモリの出力データによっては、図７に点線で示す
ような電流浪費経路が形成され得る。
【００１８】即ち、第１メモリと第２メモリの切り換え
時に、第１メモリのデータ出力端子ＤＱＡの状態が接地
電圧Ｖｓｓよりは高くＮＭＯＳトランジスタ６２のしき
い値電圧よりは低くなる場合があり、この場合には、第
１メモリのデータ出力バッファ回路でＮＭＯＳトランジ
スタ６２が不完全導通状態ないしは非導通状態になり、
第１入力ノードＮＡ１の放電経路が形成されないことに
なる。この状態なると、第１入力ノードＮＡ１には第１
出力データＤＴによる論理“ハイ”が設定されたままに
なるのでＮＭＯＳトランジスタ６４が導通状態を維持
し、このときに第２メモリのデータ出力バッファ回路が
データ出力端子ＤＱＢに“Ｌ”データを発生することに
なれば、第１メモリのＮＭＯＳトランジスタ６４及び第
２メモリのＮＭＯＳトランジスタ７６を通じる電流浪費
経路が形成されてしまう。この電流浪費経路は、第２メ
モリのデータ出力バッファ回路から“Ｈ”データが出力
されるまで維持される。
時に、第１メモリのデータ出力端子ＤＱＡの状態が接地
電圧Ｖｓｓよりは高くＮＭＯＳトランジスタ６２のしき
い値電圧よりは低くなる場合があり、この場合には、第
１メモリのデータ出力バッファ回路でＮＭＯＳトランジ
スタ６２が不完全導通状態ないしは非導通状態になり、
第１入力ノードＮＡ１の放電経路が形成されないことに
なる。この状態なると、第１入力ノードＮＡ１には第１
出力データＤＴによる論理“ハイ”が設定されたままに
なるのでＮＭＯＳトランジスタ６４が導通状態を維持
し、このときに第２メモリのデータ出力バッファ回路が
データ出力端子ＤＱＢに“Ｌ”データを発生することに
なれば、第１メモリのＮＭＯＳトランジスタ６４及び第
２メモリのＮＭＯＳトランジスタ７６を通じる電流浪費
経路が形成されてしまう。この電流浪費経路は、第２メ
モリのデータ出力バッファ回路から“Ｈ”データが出力
されるまで維持される。
【００１９】また、第１メモリのデータ出力バッファ回
路における第１入力ノードＮＡ１が十分に放電された状
態で、第２メモリのデータ出力バッファ回路でデータ出
力端子ＤＱＢから“Ｌ”データが出力される場合、第１
入力ノードＮＡ１はフローティング状態となるが、それ
によるカップリングや漏洩電流による第１入力ノードＮ
Ａ１の変化により、誤動作が誘発され得る可能性もあ
る。
路における第１入力ノードＮＡ１が十分に放電された状
態で、第２メモリのデータ出力バッファ回路でデータ出
力端子ＤＱＢから“Ｌ”データが出力される場合、第１
入力ノードＮＡ１はフローティング状態となるが、それ
によるカップリングや漏洩電流による第１入力ノードＮ
Ａ１の変化により、誤動作が誘発され得る可能性もあ
る。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に本発明では、データ出力端子の電圧レベルを検出して
フローティング状態における電流浪費を防止可能で、フ
ローティング状態でのデータ出力端子の安定化を図れる
ようなデータ出力バッファ回路を提供する。即ち、デー
タ入出力線を共有する半導体メモリ装置のデータ出力バ
ッファ回路について、データ出力端子の電圧レベルを検
出して待機時の状態安定化を図れるような構成を提供す
るものである。
に本発明では、データ出力端子の電圧レベルを検出して
フローティング状態における電流浪費を防止可能で、フ
ローティング状態でのデータ出力端子の安定化を図れる
ようなデータ出力バッファ回路を提供する。即ち、デー
タ入出力線を共有する半導体メモリ装置のデータ出力バ
ッファ回路について、データ出力端子の電圧レベルを検
出して待機時の状態安定化を図れるような構成を提供す
るものである。
【００２１】このために本発明によれば、第１出力デー
タに従ってデータ出力端子をプルアップするプルアップ
トランジスタと、第２出力データに従って前記データ出
力端子をプルダウンするプルダウントランジスタと、こ
れらトランジスタの各制御電極と接続して出力制御信号
に従い前記各トランジスタをＯＦＦさせる動作制御トラ
ンジスタと、を備えた半導体メモリ装置のデータ出力バ
ッファ回路において、前記データ出力端子に負電圧がか
かるとこれを前記プルアップトランジスタの制御電極へ
伝える負電圧伝達トランジスタと、前記負電圧がかかる
ときには前記動作制御トランジスタとプルアップトラン
ジスタの電気的接続を断つと共にこれ以外のときには前
記動作制御トランジスタとプルアップトランジスタの電
気的接続を保つ電圧検出接続制御手段と、を備えること
特徴とする。
タに従ってデータ出力端子をプルアップするプルアップ
トランジスタと、第２出力データに従って前記データ出
力端子をプルダウンするプルダウントランジスタと、こ
れらトランジスタの各制御電極と接続して出力制御信号
に従い前記各トランジスタをＯＦＦさせる動作制御トラ
ンジスタと、を備えた半導体メモリ装置のデータ出力バ
ッファ回路において、前記データ出力端子に負電圧がか
かるとこれを前記プルアップトランジスタの制御電極へ
伝える負電圧伝達トランジスタと、前記負電圧がかかる
ときには前記動作制御トランジスタとプルアップトラン
ジスタの電気的接続を断つと共にこれ以外のときには前
記動作制御トランジスタとプルアップトランジスタの電
気的接続を保つ電圧検出接続制御手段と、を備えること
特徴とする。
【００２２】この場合の電圧検出接続制御手段として本
発明では、マイナス電源端をデータ出力端子に接続した
第１のインバータと、該インバータと逆向並列接続した
第２のインバータと、動作制御トランジスタとプルアッ
プトランジスタの制御電極との間に設けられ、第１のイ
ンバータの出力により制御される接続制御トランジスタ
と、から構成した電圧検出接続制御手段、或いは、動作
制御トランジスタとプルアップトランジスタの制御電極
との間に設けた接続制御トランジスタと、該接続制御ト
ランジスタのゲート電極と電源電圧との間に設けてゲー
ト電極を接地又は基準電圧としたＰＭＯＳトランジスタ
と、前記接続制御トランジスタのゲート電極とデータ出
力端子との間に設けてゲート電極を接地又は基準電圧と
したＮＭＯＳトランジスタと、から構成した電圧検出接
続制御手段を提供する。
発明では、マイナス電源端をデータ出力端子に接続した
第１のインバータと、該インバータと逆向並列接続した
第２のインバータと、動作制御トランジスタとプルアッ
プトランジスタの制御電極との間に設けられ、第１のイ
ンバータの出力により制御される接続制御トランジスタ
と、から構成した電圧検出接続制御手段、或いは、動作
制御トランジスタとプルアップトランジスタの制御電極
との間に設けた接続制御トランジスタと、該接続制御ト
ランジスタのゲート電極と電源電圧との間に設けてゲー
ト電極を接地又は基準電圧としたＰＭＯＳトランジスタ
と、前記接続制御トランジスタのゲート電極とデータ出
力端子との間に設けてゲート電極を接地又は基準電圧と
したＮＭＯＳトランジスタと、から構成した電圧検出接
続制御手段を提供する。
【００２３】また、本発明によれば、データ入出力線を
共有する半導体メモリ装置のデータ出力バッファ回路に
おいて、第１電圧とデータ出力端子との間に設けられ、
第１出力データを受ける第１入力ノードに制御電極を接
続したプルアップ手段と、前記データ出力端子と第２電
圧との間に設けられ、第２出力データを受ける第２入力
ノードに制御電極を接続したプルダウン手段と、前記第
１入力ノードと前記データ出力端子との間に接続されて
負電圧を伝達する伝達手段と、第１電圧と前記データ出
力端子との間に設けられて前記データ出力端子の電圧レ
ベルを検出する電圧検出手段と、前記第１入力ノードと
第２電圧との間に設けられ、前記電圧検出手段により制
御されるスイッチ手段と、を備えることを特徴とする。
共有する半導体メモリ装置のデータ出力バッファ回路に
おいて、第１電圧とデータ出力端子との間に設けられ、
第１出力データを受ける第１入力ノードに制御電極を接
続したプルアップ手段と、前記データ出力端子と第２電
圧との間に設けられ、第２出力データを受ける第２入力
ノードに制御電極を接続したプルダウン手段と、前記第
１入力ノードと前記データ出力端子との間に接続されて
負電圧を伝達する伝達手段と、第１電圧と前記データ出
力端子との間に設けられて前記データ出力端子の電圧レ
ベルを検出する電圧検出手段と、前記第１入力ノードと
第２電圧との間に設けられ、前記電圧検出手段により制
御されるスイッチ手段と、を備えることを特徴とする。
【００２４】この場合の電圧検出手段は、第１電圧と制
御ノードとの間に設けられ、ゲート電極を補助制御ノー
ドに接続した第１ＭＯＳトランジスタと、前記制御ノー
ドとデータ出力端子との間に設けられ、ゲード電極を前
記補助制御ノードに接続した第２ＭＯＳトランジスタ
と、前記制御ノードと前記補助制御ノードとの間に設け
られ、前記制御ノードの電圧レベルに従いトリップして
前記補助制御ノードの電圧レベルを制御する手段と、か
ら構成したものとする。このとき、前記スイッチ手段を
第１入力ノードに接続すると共に該スイッチ手段に出力
制御信号により制御されるスイッチ手段を接続する構成
としておくとよい。
御ノードとの間に設けられ、ゲート電極を補助制御ノー
ドに接続した第１ＭＯＳトランジスタと、前記制御ノー
ドとデータ出力端子との間に設けられ、ゲード電極を前
記補助制御ノードに接続した第２ＭＯＳトランジスタ
と、前記制御ノードと前記補助制御ノードとの間に設け
られ、前記制御ノードの電圧レベルに従いトリップして
前記補助制御ノードの電圧レベルを制御する手段と、か
ら構成したものとする。このとき、前記スイッチ手段を
第１入力ノードに接続すると共に該スイッチ手段に出力
制御信号により制御されるスイッチ手段を接続する構成
としておくとよい。
【００２５】更にまた、本発明によれば、データ入出力
線を共有する半導体メモリ装置のデータ出力バッファ回
路において、第１電圧とデータ出力端子との間に設けら
れ、第１出力データを受ける第１入力ノードに制御電極
を接続した第１スイッチ手段と、前記データ出力端子と
第２電圧との間に設けられ、第２出力データを受ける第
２入力ノードに制御電極を接続した第２スイッチ手段
と、前記第１入力ノードと前記データ出力端子との間に
設けられ、制御電極に第３電圧を受ける第３スイッチ手
段と、第１電圧と制御ノードとの間に設けられゲート電
極を補助制御ノードに接続した第１ＭＯＳトランジス
タ、前記制御ノードと前記データ出力端子との間に設け
られゲート電極を前記補助制御ノードに接続した第２Ｍ
ＯＳトランジスタ、そして、前記制御ノードと前記補助
制御ノードとの間に設けられ前記制御ノードの電圧レベ
ルに従いトリップして前記補助制御ノードの電圧レベル
を制御するインバータからなり、前記データ出力端子の
電圧レベルを検出する電圧検出手段と、前記第１入力ノ
ードと第２電圧との間に設けられ、前記電圧検出手段及
び出力制御信号により制御される第４スイッチ手段と、
を備え、前記電圧検出手段が第２電圧より低い電圧を検
出したときは前記第３スイッチ手段及び第４スイッチ手
段により前記第１スイッチ手段の電流浪費経路形成が抑
制され、フローティング状態で前記電圧検出手段が第２
電圧以上の電圧を検出したときは前記第４スイッチ手段
により前記第１スイッチ手段の電流浪費経路形成が抑制
されるようになっていることを特徴とするデータ出力バ
ッファ回路を提供する。
線を共有する半導体メモリ装置のデータ出力バッファ回
路において、第１電圧とデータ出力端子との間に設けら
れ、第１出力データを受ける第１入力ノードに制御電極
を接続した第１スイッチ手段と、前記データ出力端子と
第２電圧との間に設けられ、第２出力データを受ける第
２入力ノードに制御電極を接続した第２スイッチ手段
と、前記第１入力ノードと前記データ出力端子との間に
設けられ、制御電極に第３電圧を受ける第３スイッチ手
段と、第１電圧と制御ノードとの間に設けられゲート電
極を補助制御ノードに接続した第１ＭＯＳトランジス
タ、前記制御ノードと前記データ出力端子との間に設け
られゲート電極を前記補助制御ノードに接続した第２Ｍ
ＯＳトランジスタ、そして、前記制御ノードと前記補助
制御ノードとの間に設けられ前記制御ノードの電圧レベ
ルに従いトリップして前記補助制御ノードの電圧レベル
を制御するインバータからなり、前記データ出力端子の
電圧レベルを検出する電圧検出手段と、前記第１入力ノ
ードと第２電圧との間に設けられ、前記電圧検出手段及
び出力制御信号により制御される第４スイッチ手段と、
を備え、前記電圧検出手段が第２電圧より低い電圧を検
出したときは前記第３スイッチ手段及び第４スイッチ手
段により前記第１スイッチ手段の電流浪費経路形成が抑
制され、フローティング状態で前記電圧検出手段が第２
電圧以上の電圧を検出したときは前記第４スイッチ手段
により前記第１スイッチ手段の電流浪費経路形成が抑制
されるようになっていることを特徴とするデータ出力バ
ッファ回路を提供する。
【００２６】或いはまた、本発明によれば、データ入出
力線を共有する半導体メモリ装置のデータ出力バッファ
回路において、第１電圧とデータ出力端子との間に設け
られ、第１出力データを受ける第１入力ノードに制御電
極を接続した第１スイッチ手段と、前記データ出力端子
と第２電圧との間に設けられ、第２出力データを受ける
第２入力ノードに制御電極を接続した第２スイッチ手段
と、前記第１入力ノードと前記データ出力端子との間に
設けられ、制御電極に第３電圧を受ける第３スイッチ手
段と、第１電圧と制御ノードとの間に設けられゲート電
極に第３電圧を受ける第１ＭＯＳトランジスタ、及び、
前記制御ノードと前記データ出力端子との間に設けられ
ゲート電極に第３電圧を受ける第２ＭＯＳトランジスタ
からなり、前記データ出力端子の電圧レベルを検出する
電圧検出手段と、前記第１入力ノードと第２電圧との間
に設けられ、前記電圧検出手段及び出力制御信号により
制御される第４スイッチ手段と、を備え、前記電圧検出
手段が第３電圧より低い電圧を検出したときは前記第３
スイッチ手段及び第４スイッチ手段により前記第１スイ
ッチ手段の電流浪費経路形成が抑制され、フローティン
グ状態で前記電圧検出手段が第３電圧以上の電圧を検出
したときは前記第４スイッチ手段により前記第１スイッ
チ手段の電流浪費経路形成が抑制されるようになってい
ることを特徴とするデータ出力バッファ回路を提供す
る。
力線を共有する半導体メモリ装置のデータ出力バッファ
回路において、第１電圧とデータ出力端子との間に設け
られ、第１出力データを受ける第１入力ノードに制御電
極を接続した第１スイッチ手段と、前記データ出力端子
と第２電圧との間に設けられ、第２出力データを受ける
第２入力ノードに制御電極を接続した第２スイッチ手段
と、前記第１入力ノードと前記データ出力端子との間に
設けられ、制御電極に第３電圧を受ける第３スイッチ手
段と、第１電圧と制御ノードとの間に設けられゲート電
極に第３電圧を受ける第１ＭＯＳトランジスタ、及び、
前記制御ノードと前記データ出力端子との間に設けられ
ゲート電極に第３電圧を受ける第２ＭＯＳトランジスタ
からなり、前記データ出力端子の電圧レベルを検出する
電圧検出手段と、前記第１入力ノードと第２電圧との間
に設けられ、前記電圧検出手段及び出力制御信号により
制御される第４スイッチ手段と、を備え、前記電圧検出
手段が第３電圧より低い電圧を検出したときは前記第３
スイッチ手段及び第４スイッチ手段により前記第１スイ
ッチ手段の電流浪費経路形成が抑制され、フローティン
グ状態で前記電圧検出手段が第３電圧以上の電圧を検出
したときは前記第４スイッチ手段により前記第１スイッ
チ手段の電流浪費経路形成が抑制されるようになってい
ることを特徴とするデータ出力バッファ回路を提供す
る。
【００２７】
【発明の実施の形態】以下、本発明の実施形態につき図
９及び図１０を参照して詳細に説明する。
９及び図１０を参照して詳細に説明する。
【００２８】図９に示す実施形態のデータ出力バッファ
回路において、第１出力データＤＴはデータ線ＤＢによ
るデータ、第２出力データＤＴＢはデータ線バーＤＢに
よるデータで、相互に反対論理の相補データである。Ｎ
ＭＯＳトランジスタ９６はプルアップ手段で、電源電圧
Ｖｃｃとデータ出力端子ＤＱとの間に設けられ、ゲート
電極（制御電極）が第１出力データＤＴを受ける第１入
力ノードＮ１に接続される。即ち、このＮＭＯＳトラン
ジスタ９６はデータ出力端子ＤＱの電圧をプルアップさ
せる機能を遂行するもので、第１出力データＤＴに従っ
てスイッチする第１スイッチ手段となる。ＮＭＯＳトラ
ンジスタ９８はプルダウン手段で、データ出力端子ＤＱ
と接地電圧Ｖｓｓとの間に設けられ、ゲート電極（制御
電極）が第２出力データＤＴＢを受ける第２入力ノード
Ｎ２に接続される。即ち、このＮＭＯＳトランジスタ９
８は、データ出力端子ＤＱの電圧をプルダウンさせる機
能を遂行するもので、第２出力データＤＴＢに従ってス
イッチする第２スイッチ手段となる。
回路において、第１出力データＤＴはデータ線ＤＢによ
るデータ、第２出力データＤＴＢはデータ線バーＤＢに
よるデータで、相互に反対論理の相補データである。Ｎ
ＭＯＳトランジスタ９６はプルアップ手段で、電源電圧
Ｖｃｃとデータ出力端子ＤＱとの間に設けられ、ゲート
電極（制御電極）が第１出力データＤＴを受ける第１入
力ノードＮ１に接続される。即ち、このＮＭＯＳトラン
ジスタ９６はデータ出力端子ＤＱの電圧をプルアップさ
せる機能を遂行するもので、第１出力データＤＴに従っ
てスイッチする第１スイッチ手段となる。ＮＭＯＳトラ
ンジスタ９８はプルダウン手段で、データ出力端子ＤＱ
と接地電圧Ｖｓｓとの間に設けられ、ゲート電極（制御
電極）が第２出力データＤＴＢを受ける第２入力ノード
Ｎ２に接続される。即ち、このＮＭＯＳトランジスタ９
８は、データ出力端子ＤＱの電圧をプルダウンさせる機
能を遂行するもので、第２出力データＤＴＢに従ってス
イッチする第２スイッチ手段となる。
【００２９】ＮＭＯＳトランジスタ９５は、第１入力ノ
ードＮ１とデータ出力端子ＤＱとの間に設けられ、ゲー
ト電極が接地電圧Ｖｓｓへつながれる。このＮＭＯＳト
ランジスタ９５は、データ出力端子ＤＱに負電圧がかか
るときにＮＭＯＳトランジスタ９６を通じる電流浪費経
路の発生を防止する機能をもった第３スイッチ手段とな
る。即ち、データ出力端子ＤＱの負電圧をＮＭＯＳトラ
ンジスタ９６のゲート電極つまり第１入力ノードＮ１へ
伝達する伝達手段である。尚、このトランジスタ９５の
ゲート電極は所定の基準電圧（Ｖｒｅｆ）につなぐよう
にしてもよい。該基準電圧のレベルとしては、接地電圧
Ｖｓｓに対しＮＭＯＳトランジスタ９５のしきい値電圧
を越えない程度のものとしておくのは勿論である。
ードＮ１とデータ出力端子ＤＱとの間に設けられ、ゲー
ト電極が接地電圧Ｖｓｓへつながれる。このＮＭＯＳト
ランジスタ９５は、データ出力端子ＤＱに負電圧がかか
るときにＮＭＯＳトランジスタ９６を通じる電流浪費経
路の発生を防止する機能をもった第３スイッチ手段とな
る。即ち、データ出力端子ＤＱの負電圧をＮＭＯＳトラ
ンジスタ９６のゲート電極つまり第１入力ノードＮ１へ
伝達する伝達手段である。尚、このトランジスタ９５の
ゲート電極は所定の基準電圧（Ｖｒｅｆ）につなぐよう
にしてもよい。該基準電圧のレベルとしては、接地電圧
Ｖｓｓに対しＮＭＯＳトランジスタ９５のしきい値電圧
を越えない程度のものとしておくのは勿論である。
【００３０】ＰＭＯＳトランジスタ９１は電源電圧Ｖｃ
ｃと制御ノードＮ３との間に設けられ、ゲート電極が補
助制御ノードＮ４に接続される。ＮＭＯＳトランジスタ
９２は制御ノードＮ３とデータ出力端子ＤＱとの間に接
続され、ゲート電極が補助制御ノードＮ４に接続され
る。これらトランジスタ９１，９２により図示のよう
に、マイナス側電源端をデータ出力端子ＤＱに接続した
インバータが形成されている。インバータ９９は制御ノ
ードＮ３と補助制御ノードＮ４との間に接続され、制御
ノードＮ３に検出出力されるデータ出力端子ＤＱの電圧
レベルによりトリップし、補助制御ノードＮ４の電圧レ
ベルを制御する。これらＰＭＯＳトランジスタ９１、Ｎ
ＭＯＳトランジスタ９２、及びインバータ９９は、デー
タ出力端子ＤＱの電圧レベルを検出して制御ノードＮ３
を制御する電圧検出手段を構成する。ＮＭＯＳトランジ
スタ９３は、第１入力ノードＮ１に接続され、ゲート電
極が制御ノードＮ３に接続された接続制御トランジスタ
で、前記電圧検出手段と共に電圧検出接続制御手段を構
成している。
ｃと制御ノードＮ３との間に設けられ、ゲート電極が補
助制御ノードＮ４に接続される。ＮＭＯＳトランジスタ
９２は制御ノードＮ３とデータ出力端子ＤＱとの間に接
続され、ゲート電極が補助制御ノードＮ４に接続され
る。これらトランジスタ９１，９２により図示のよう
に、マイナス側電源端をデータ出力端子ＤＱに接続した
インバータが形成されている。インバータ９９は制御ノ
ードＮ３と補助制御ノードＮ４との間に接続され、制御
ノードＮ３に検出出力されるデータ出力端子ＤＱの電圧
レベルによりトリップし、補助制御ノードＮ４の電圧レ
ベルを制御する。これらＰＭＯＳトランジスタ９１、Ｎ
ＭＯＳトランジスタ９２、及びインバータ９９は、デー
タ出力端子ＤＱの電圧レベルを検出して制御ノードＮ３
を制御する電圧検出手段を構成する。ＮＭＯＳトランジ
スタ９３は、第１入力ノードＮ１に接続され、ゲート電
極が制御ノードＮ３に接続された接続制御トランジスタ
で、前記電圧検出手段と共に電圧検出接続制御手段を構
成している。
【００３１】ＮＭＯＳトランジスタ９４はＮＭＯＳトラ
ンジスタ９３のソース電極と接地電圧Ｖｓｓとの間に設
けられ、ゲート電極に出力制御信号φＳが入力される。
このＮＭＯＳトランジスタ９４はＮＭＯＳトランジスタ
９３と共に、フローティング状態においてデータ出力端
子ＤＱの検出電圧レベルに従いＮＭＯＳトランジスタ９
６の電流浪費経路形成を防止する第４スイッチ手段を構
成する。ＮＭＯＳトランジスタ９７は第５スイッチ手段
で、第２入力ノードＮ２と接地電圧Ｖｓｓとの間に設け
られ、ゲート電極に出力制御信号φＳが入力される。
ンジスタ９３のソース電極と接地電圧Ｖｓｓとの間に設
けられ、ゲート電極に出力制御信号φＳが入力される。
このＮＭＯＳトランジスタ９４はＮＭＯＳトランジスタ
９３と共に、フローティング状態においてデータ出力端
子ＤＱの検出電圧レベルに従いＮＭＯＳトランジスタ９
６の電流浪費経路形成を防止する第４スイッチ手段を構
成する。ＮＭＯＳトランジスタ９７は第５スイッチ手段
で、第２入力ノードＮ２と接地電圧Ｖｓｓとの間に設け
られ、ゲート電極に出力制御信号φＳが入力される。
【００３２】まず、この回路に出力制御信号φＳが論理
“ハイ”で入力されると、ＮＭＯＳトランジスタ９４，
９７が導通する。初期状態で制御ノードＮ３が電源電圧
Ｖｃｃにチャージされているので、このときにはＮＭＯ
Ｓトランジスタ９３も導通して第１入力ノードＮ１及び
第２入力ノードＮ２が接地電圧Ｖｓｓレベルとされ、こ
れによりＮＭＯＳトランジスタ９６，９８のゲート電極
には論理“ロウ”が印加される。従って、データ出力端
子ＤＱはフローティング状態になる。制御ノードＮ３の
論理“ハイ”をインバータ９９が反転して補助制御ノー
ドＮ４へ印加するので、ＰＭＯＳトランジスタ９１は導
通維持、ＮＭＯＳトランジスタ９２は非導通維持とな
り、ＮＭＯＳトランジスタ９３，９４の導通で第１入力
ノードＮ１が論理“ロウ”に維持される。
“ハイ”で入力されると、ＮＭＯＳトランジスタ９４，
９７が導通する。初期状態で制御ノードＮ３が電源電圧
Ｖｃｃにチャージされているので、このときにはＮＭＯ
Ｓトランジスタ９３も導通して第１入力ノードＮ１及び
第２入力ノードＮ２が接地電圧Ｖｓｓレベルとされ、こ
れによりＮＭＯＳトランジスタ９６，９８のゲート電極
には論理“ロウ”が印加される。従って、データ出力端
子ＤＱはフローティング状態になる。制御ノードＮ３の
論理“ハイ”をインバータ９９が反転して補助制御ノー
ドＮ４へ印加するので、ＰＭＯＳトランジスタ９１は導
通維持、ＮＭＯＳトランジスタ９２は非導通維持とな
り、ＮＭＯＳトランジスタ９３，９４の導通で第１入力
ノードＮ１が論理“ロウ”に維持される。
【００３３】この高インピーダンス状態でデータ出力端
子ＤＱに負電圧が加えられる場合、第１入力ノードＮ１
及び補助制御ノードＮ４は接地電圧Ｖｓｓレベルを維持
している状態にある。従って、ＮＭＯＳトランジスタ９
６，９５，９２が一旦導通状態となる。このＮＭＯＳト
ランジスタ９２が導通すると制御ノードＮ３が負電圧に
ひっぱられる結果、インバータ９９のトリップ電圧を越
えて低下し、インバータ９９から論理“ハイ”が出力さ
れる。このインバータ９９の出力によりＰＭＯＳトラン
ジスタ９１が非導通化する一方、ＮＭＯＳトランジスタ
９２により制御ノードＮ３と負電圧がつながれるので、
ＮＭＯＳトランジスタ９３は完全非導通状態となり、Ｎ
ＭＯＳトランジスタ９４と第１入力ノードＮ１との電気
的接続が遮断される。そして、前述のようにＮＭＯＳト
ランジスタ９５が作用するので、第１入力ノードＮ１は
ＮＭＯＳトランジスタ９６のしきい値電圧よりも低く維
持されることになる。この結果、データ出力端子ＤＱに
負電圧が加えられても、ＮＭＯＳトランジスタ９６を通
じる電流浪費経路路形成は確実に防止される。
子ＤＱに負電圧が加えられる場合、第１入力ノードＮ１
及び補助制御ノードＮ４は接地電圧Ｖｓｓレベルを維持
している状態にある。従って、ＮＭＯＳトランジスタ９
６，９５，９２が一旦導通状態となる。このＮＭＯＳト
ランジスタ９２が導通すると制御ノードＮ３が負電圧に
ひっぱられる結果、インバータ９９のトリップ電圧を越
えて低下し、インバータ９９から論理“ハイ”が出力さ
れる。このインバータ９９の出力によりＰＭＯＳトラン
ジスタ９１が非導通化する一方、ＮＭＯＳトランジスタ
９２により制御ノードＮ３と負電圧がつながれるので、
ＮＭＯＳトランジスタ９３は完全非導通状態となり、Ｎ
ＭＯＳトランジスタ９４と第１入力ノードＮ１との電気
的接続が遮断される。そして、前述のようにＮＭＯＳト
ランジスタ９５が作用するので、第１入力ノードＮ１は
ＮＭＯＳトランジスタ９６のしきい値電圧よりも低く維
持されることになる。この結果、データ出力端子ＤＱに
負電圧が加えられても、ＮＭＯＳトランジスタ９６を通
じる電流浪費経路路形成は確実に防止される。
【００３４】尚、このようにして制御ノードＮ３に負電
圧がつながれ一旦論理“ロウ”が設定された後でも、当
該データ出力バッファ回路の次のアクティブ等でデータ
出力端子ＤＱに“Ｈ”データ等の正電圧が発生すれば、
これがＮＭＯＳトランジスタ９２を介して制御ノードＮ
３へ伝えられるので、制御ノードＮ３の論理“ハイ”が
自動的に設定されることになる。
圧がつながれ一旦論理“ロウ”が設定された後でも、当
該データ出力バッファ回路の次のアクティブ等でデータ
出力端子ＤＱに“Ｈ”データ等の正電圧が発生すれば、
これがＮＭＯＳトランジスタ９２を介して制御ノードＮ
３へ伝えられるので、制御ノードＮ３の論理“ハイ”が
自動的に設定されることになる。
【００３５】次に、該データ出力バッファ回路がデータ
入出力線を共有する場合に、前述の図８の細線部分ＨＤ
１のように、第１出力データＤＴの論理“ハイ”遷移に
よりデータ出力端子ＤＱの電圧が上昇する途中でフロー
ティング状態に移るときは、まず、データ出力端子ＤＱ
の電圧レベルが正電圧となる。このときの電圧レベル
は、接地電圧Ｖｓｓよりは高くしきい値電圧よりは低い
状態となる。制御ノードＮ３は電源電圧Ｖｃｃレベルに
チャージされた状態にあるのでＮＭＯＳトランジスタ９
３は導通状態にあり、ＮＭＯＳトランジスタ９４と第１
入力ノードＮ１とは電気的接続が保たれ、そしてＮＭＯ
Ｓトランジスタ９４は出力制御信号φＳによって導通し
ている。従って、第１出力データＤＴによる第１入力ノ
ードＮ１の論理“ハイ”は、ＮＭＯＳトランジスタ９
３，９４を通じて放電される。その結果、第１入力ノー
ドＮ１は接地電圧Ｖｓｓレベルへ迅速遷移してＮＭＯＳ
トランジスタ９６が非導通化される。即ち、ＮＭＯＳト
ランジスタ９６を通じる電流浪費経路形成は確実に防止
され、データ入出力線に共通接続された他のメモリのデ
ータ出力バッファ回路の影響を受けずにすむ。
入出力線を共有する場合に、前述の図８の細線部分ＨＤ
１のように、第１出力データＤＴの論理“ハイ”遷移に
よりデータ出力端子ＤＱの電圧が上昇する途中でフロー
ティング状態に移るときは、まず、データ出力端子ＤＱ
の電圧レベルが正電圧となる。このときの電圧レベル
は、接地電圧Ｖｓｓよりは高くしきい値電圧よりは低い
状態となる。制御ノードＮ３は電源電圧Ｖｃｃレベルに
チャージされた状態にあるのでＮＭＯＳトランジスタ９
３は導通状態にあり、ＮＭＯＳトランジスタ９４と第１
入力ノードＮ１とは電気的接続が保たれ、そしてＮＭＯ
Ｓトランジスタ９４は出力制御信号φＳによって導通し
ている。従って、第１出力データＤＴによる第１入力ノ
ードＮ１の論理“ハイ”は、ＮＭＯＳトランジスタ９
３，９４を通じて放電される。その結果、第１入力ノー
ドＮ１は接地電圧Ｖｓｓレベルへ迅速遷移してＮＭＯＳ
トランジスタ９６が非導通化される。即ち、ＮＭＯＳト
ランジスタ９６を通じる電流浪費経路形成は確実に防止
され、データ入出力線に共通接続された他のメモリのデ
ータ出力バッファ回路の影響を受けずにすむ。
【００３６】このように、データ出力端子ＤＱに負電圧
が加えられるときでも該データ出力端子ＤＱの電圧レベ
ルを検出してこれに従うように第１入力ノードＮ１のレ
ベル制御を行え、また、データ出力端子ＤＱがフローテ
ィング状態にあるときには常に第１入力ノードＮ１を接
地電圧Ｖｓｓレベルに維持可能であるので、フローティ
ング状態における不要な電流経路の形成を確実に防止で
き、電流浪費を防ぐことが可能で、また、第１入力ノー
ドＮ１がフローティング状態に維持されることもないの
で、誤動作も防止し得る。
が加えられるときでも該データ出力端子ＤＱの電圧レベ
ルを検出してこれに従うように第１入力ノードＮ１のレ
ベル制御を行え、また、データ出力端子ＤＱがフローテ
ィング状態にあるときには常に第１入力ノードＮ１を接
地電圧Ｖｓｓレベルに維持可能であるので、フローティ
ング状態における不要な電流経路の形成を確実に防止で
き、電流浪費を防ぐことが可能で、また、第１入力ノー
ドＮ１がフローティング状態に維持されることもないの
で、誤動作も防止し得る。
【００３７】図１０に、データ出力バッファ回路の他の
実施形態を示す。図示のように、電圧検出手段以外の構
成は図９の構成と同様である。この実施形態の電圧検出
手段は、ＰＭＯＳトランジスタ１０１及びＮＭＯＳトラ
ンジスタ１０２により構成されている。ＰＭＯＳトラン
ジスタ１０１は電源電圧Ｖｃｃと制御ノードＮ３との間
に設けられ、ゲート電極が接地電圧Ｖｓｓにつながれて
いる。そして、ＮＭＯＳトランジスタ１０２は制御ノー
ドＮ３とデータ出力端子ＤＱとの間に設けられ、ゲート
電極が接地電圧Ｖｓｓにつながれている。尚、各トラン
ジスタ１０１，１０２のゲート電極は、所定の基準電圧
（Ｖｒｅｆ）へつなぐようにしてもよい。
実施形態を示す。図示のように、電圧検出手段以外の構
成は図９の構成と同様である。この実施形態の電圧検出
手段は、ＰＭＯＳトランジスタ１０１及びＮＭＯＳトラ
ンジスタ１０２により構成されている。ＰＭＯＳトラン
ジスタ１０１は電源電圧Ｖｃｃと制御ノードＮ３との間
に設けられ、ゲート電極が接地電圧Ｖｓｓにつながれて
いる。そして、ＮＭＯＳトランジスタ１０２は制御ノー
ドＮ３とデータ出力端子ＤＱとの間に設けられ、ゲート
電極が接地電圧Ｖｓｓにつながれている。尚、各トラン
ジスタ１０１，１０２のゲート電極は、所定の基準電圧
（Ｖｒｅｆ）へつなぐようにしてもよい。
【００３８】この電圧検出手段によりフローティング状
態のデータ出力端子ＤＱの出力電圧を検出する動作につ
いて説明する。まず、トランジスタ１０１，１０２のゲ
ート電圧以上の電圧（トランジスタ１０２が導通しない
電圧）がデータ出力端子ＤＱにかかる場合には、制御ノ
ードＮ３が論理“ハイ”となる。即ち、データ出力端子
ＤＱが接地電圧ＶｓｓレベルであればＰＭＯＳトランジ
スタ１０１が導通状態を維持し、第１入力ノードＮ１を
接地電圧Ｖｓｓレベルに維持することができる。また、
データ出力端子ＤＱが正電圧にある場合にも制御ノード
Ｎ３が論理“ハイ”に維持されるので、第１入力ノード
Ｎ１を接地電圧Ｖｓｓレベルに維持することができる。
一方、データ出力端子ＤＱに負電圧がかかる場合は、Ｎ
ＭＯＳトランジスタ１０２が導通するので、制御ノード
Ｎ３をデータ出力端子ＤＱのレベルへ遷移させることに
なる。すると、ＮＭＯＳトランジスタ９３が非導通化さ
れてＮＭＯＳトランジスタ９４と第１入力ノードＮ１と
の電気的接続が断たれ、第１入力ノードＮ１の電圧レベ
ルは、ＮＭＯＳトランジスタ９５による伝達でデータ出
力端子ＤＱのレベルに従うことになる。従って、上記図
９に示すデータ出力バッファ回路と同様の動作を得られ
る。
態のデータ出力端子ＤＱの出力電圧を検出する動作につ
いて説明する。まず、トランジスタ１０１，１０２のゲ
ート電圧以上の電圧（トランジスタ１０２が導通しない
電圧）がデータ出力端子ＤＱにかかる場合には、制御ノ
ードＮ３が論理“ハイ”となる。即ち、データ出力端子
ＤＱが接地電圧ＶｓｓレベルであればＰＭＯＳトランジ
スタ１０１が導通状態を維持し、第１入力ノードＮ１を
接地電圧Ｖｓｓレベルに維持することができる。また、
データ出力端子ＤＱが正電圧にある場合にも制御ノード
Ｎ３が論理“ハイ”に維持されるので、第１入力ノード
Ｎ１を接地電圧Ｖｓｓレベルに維持することができる。
一方、データ出力端子ＤＱに負電圧がかかる場合は、Ｎ
ＭＯＳトランジスタ１０２が導通するので、制御ノード
Ｎ３をデータ出力端子ＤＱのレベルへ遷移させることに
なる。すると、ＮＭＯＳトランジスタ９３が非導通化さ
れてＮＭＯＳトランジスタ９４と第１入力ノードＮ１と
の電気的接続が断たれ、第１入力ノードＮ１の電圧レベ
ルは、ＮＭＯＳトランジスタ９５による伝達でデータ出
力端子ＤＱのレベルに従うことになる。従って、上記図
９に示すデータ出力バッファ回路と同様の動作を得られ
る。
【図１】従来のデータ出力バッファ回路の回路図。
【図２】図１の回路の動作特性を示す信号波形図。
【図３】半導体メモリ装置の出力端の構成を説明する説
明図。
明図。
【図４】図１のデータ出力バッファ回路におけるデータ
出力端子ＤＱの負電圧による電流浪費経路形成を説明す
る説明図。
出力端子ＤＱの負電圧による電流浪費経路形成を説明す
る説明図。
【図５】図４中のＮＭＯＳトランジスタ１５における負
電圧印加時の内部状態を示す構造説明図。
電圧印加時の内部状態を示す構造説明図。
【図６】図１の回路の欠点を補う従来のデータ出力バッ
ファ回路の回路図。
ファ回路の回路図。
【図７】図６の回路を使用する場合の電流浪費経路形成
を説明する説明図。
を説明する説明図。
【図８】図７に説明する電流浪費経路が発生される場合
の動作関係を示すメモリの各制御信号の波形図。
の動作関係を示すメモリの各制御信号の波形図。
【図９】本発明によるデータ出力バッファ回路の一実施
形態を示す回路図。
形態を示す回路図。
【図１０】本発明によるデータ出力バッファ回路の他の
実施形態を示す回路図。
実施形態を示す回路図。
１ｓｔ 第１電圧（Ｖｃｃ） ２ｎｄ 第２電圧（Ｖｓｓ） ３ｒｄ 第３電圧（Ｖｒｅｆ） ＤＴ 第１出力データ ＤＴＢ 第２出力データ ＤＱ データ出力端子（出力ノード） Ｎ１ 第１入力ノード Ｎ２ 第２入力ノード Ｎ３ 制御ノード Ｎ４ 補助制御ノード
Claims (12)
- 【請求項１】 データ入出力線を共有する半導体メモリ
装置のデータ出力バッファ回路において、 第１電圧とデータ出力端子との間に設けられ、第１出力
データを受ける第１入力ノードに制御電極を接続したプ
ルアップ手段と、前記データ出力端子と第２電圧との間
に設けられ、第２出力データを受ける第２入力ノードに
制御電極を接続したプルダウン手段と、前記第１入力ノ
ードと前記データ出力端子との間に接続されて負電圧を
伝達する伝達手段と、第１電圧と前記データ出力端子と
の間に設けられて前記データ出力端子の電圧レベルを検
出する電圧検出手段と、前記第１入力ノードと第２電圧
との間に設けられ、前記電圧検出手段により制御される
スイッチ手段と、を備えることを特徴とするデータ出力
バッファ回路。 - 【請求項２】 電圧検出手段は、第１電圧と制御ノード
との間に設けられ、ゲート電極を補助制御ノードに接続
した第１ＭＯＳトランジスタと、前記制御ノードとデー
タ出力端子との間に設けられ、ゲード電極を前記補助制
御ノードに接続した第２ＭＯＳトランジスタと、前記制
御ノードと前記補助制御ノードとの間に設けられ、前記
制御ノードの電圧レベルに従いトリップして前記補助制
御ノードの電圧レベルを制御する手段と、から構成され
る請求項１記載のデータ出力バッファ回路。 - 【請求項３】 電圧検出手段により制御されるスイッチ
手段を第１入力ノードに接続すると共に該スイッチ手段
に出力制御信号により制御されるスイッチ手段を接続す
る請求項２記載のデータ出力バッファ回路。 - 【請求項４】 プルアップ手段、プルダウン手段、及び
スイッチ手段はＮＭＯＳトランジスタ、第１電圧は電源
電圧、そして第２電圧は接地電圧である請求項３記載の
データ出力バッファ回路。 - 【請求項５】 データ入出力線を共有する半導体メモリ
装置のデータ出力バッファ回路において、 第１電圧とデータ出力端子との間に設けられ、第１出力
データを受ける第１入力ノードに制御電極を接続した第
１スイッチ手段と、 前記データ出力端子と第２電圧との間に設けられ、第２
出力データを受ける第２入力ノードに制御電極を接続し
た第２スイッチ手段と、 前記第１入力ノードと前記データ出力端子との間に設け
られ、制御電極に第３電圧を受ける第３スイッチ手段
と、 第１電圧と制御ノードとの間に設けられゲート電極を補
助制御ノードに接続した第１ＭＯＳトランジスタ、前記
制御ノードと前記データ出力端子との間に設けられゲー
ト電極を前記補助制御ノードに接続した第２ＭＯＳトラ
ンジスタ、そして、前記制御ノードと前記補助制御ノー
ドとの間に設けられ前記制御ノードの電圧レベルに従い
トリップして前記補助制御ノードの電圧レベルを制御す
るインバータからなり、前記データ出力端子の電圧レベ
ルを検出する電圧検出手段と、 前記第１入力ノードと第２電圧との間に設けられ、前記
電圧検出手段及び出力制御信号により制御される第４ス
イッチ手段と、を備え、 前記電圧検出手段が第２電圧より低い電圧を検出したと
きは前記第３スイッチ手段及び第４スイッチ手段により
前記第１スイッチ手段の電流浪費経路形成が抑制され、
フローティング状態で前記電圧検出手段が第２電圧以上
の電圧を検出したときは前記第４スイッチ手段により前
記第１スイッチ手段の電流浪費経路形成が抑制されるよ
うになっていることを特徴とするデータ出力バッファ回
路。 - 【請求項６】 出力制御信号により制御される第５スイ
ッチ手段を第２入力ノードと第２電圧との間に接続する
請求項５記載のデータ出力バッファ回路。 - 【請求項７】 各スイッチ手段はＮＭＯＳトランジス
タ、第１電圧は電源電圧、そして第２電圧は接地電圧で
ある請求項６記載のデータ出力バッファ回路。 - 【請求項８】 データ入出力線を共有する半導体メモリ
装置のデータ出力バッファ回路において、 第１電圧とデータ出力端子との間に設けられ、第１出力
データを受ける第１入力ノードに制御電極を接続した第
１スイッチ手段と、 前記データ出力端子と第２電圧との間に設けられ、第２
出力データを受ける第２入力ノードに制御電極を接続し
た第２スイッチ手段と、 前記第１入力ノードと前記データ出力端子との間に設け
られ、制御電極に第３電圧を受ける第３スイッチ手段
と、 第１電圧と制御ノードとの間に設けられゲート電極に第
３電圧を受ける第１ＭＯＳトランジスタ、及び、前記制
御ノードと前記データ出力端子との間に設けられゲート
電極に第３電圧を受ける第２ＭＯＳトランジスタからな
り、前記データ出力端子の電圧レベルを検出する電圧検
出手段と、 前記第１入力ノードと第２電圧との間に設けられ、前記
電圧検出手段及び出力制御信号により制御される第４ス
イッチ手段と、を備え、 前記電圧検出手段が第３電圧より低い電圧を検出したと
きは前記第３スイッチ手段及び第４スイッチ手段により
前記第１スイッチ手段の電流浪費経路形成が抑制され、
フローティング状態で前記電圧検出手段が第３電圧以上
の電圧を検出したときは前記第４スイッチ手段により前
記第１スイッチ手段の電流浪費経路形成が抑制されるよ
うになっていることを特徴とするデータ出力バッファ回
路。 - 【請求項９】 出力制御信号により制御される第５スイ
ッチ手段を第２入力ノードと第２電圧との間に接続する
請求項８記載のデータ出力バッファ回路。 - 【請求項１０】 各スイッチ手段はＮＭＯＳトランジス
タ、第１電圧は電源電圧、そして第２電圧は接地電圧で
ある請求項９記載のデータ出力バッファ回路。 - 【請求項１１】 第３電圧は接地電圧である請求項１０
記載のデータ出力バッファ回路。 - 【請求項１２】 第３電圧は所定の基準電圧である請求
項１０記載のデータ出力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P38507 | 1994-12-29 | ||
| KR1019940038507A KR0124141B1 (ko) | 1994-12-29 | 1994-12-29 | 반도체 메모리장치의 데이타 출력 버퍼회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242162A JPH08242162A (ja) | 1996-09-17 |
| JP2837122B2 true JP2837122B2 (ja) | 1998-12-14 |
Family
ID=19404731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342103A Expired - Fee Related JP2837122B2 (ja) | 1994-12-29 | 1995-12-28 | 半導体メモリ装置のデータ出力バッファ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5703811A (ja) |
| JP (1) | JP2837122B2 (ja) |
| KR (1) | KR0124141B1 (ja) |
| CN (1) | CN1116682C (ja) |
| DE (1) | DE19548936C2 (ja) |
| FR (1) | FR2728999B1 (ja) |
| GB (1) | GB2296590B (ja) |
| TW (1) | TW283778B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5606275A (en) * | 1995-09-05 | 1997-02-25 | Motorola, Inc. | Buffer circuit having variable output impedance |
| US5802009A (en) * | 1997-04-28 | 1998-09-01 | Micron Technology, Inc. | Voltage compensating output driver circuit |
| KR100298182B1 (ko) * | 1997-06-24 | 2001-08-07 | 박종섭 | 반도체메모리소자의출력버퍼 |
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