DE19548936A1

DE19548936A1 - Datenausgabepufferschaltung für eine Halbleiterspeichervorrichtung

Info

Publication number: DE19548936A1
Application number: DE19548936A
Authority: DE
Inventors: Seung-Moon Yoo; Jei-Hwon Yoo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-12-29
Filing date: 1995-12-27
Publication date: 1996-07-11
Anticipated expiration: 2015-12-28
Also published as: KR960027317A; DE19548936C2; JP2837122B2; GB2296590B; FR2728999B1; GB9526662D0; CN1116682C; GB2296590A; TW283778B; US5703811A; FR2728999A1; CN1147136A; JPH08242162A; KR0124141B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei chervorrichtung und insbesondere auf eine Datenausgabepuffer schaltung mit Negativspannung-Schutzschaltung in einer Halblei terspeichervorrichtung

Im allgemeinen enthält eine Halbleiterspeichervorrichtung eine Datenausgabepufferschaltung, die interne Daten nach außen ab gibt, und eine Dateneingabepufferschaltung, die Daten von außen in den Speicher eingibt. Fig. 1 zeigt den Aufbau der Datenaus gabepufferschaltung der Halbleiterspeichervorrichtung, und Fig. 2 zeigt den Signalverlauf, aus dem die Betriebseigenschaften der in Fig. 1 gezeigten Datenausgabepufferschaltung hervorge hen. Hier ist ein Signal ΦTRST (nachfolgend als Ausgaberück setzsignal bezeichnet) derart gemacht, daß ein Datenausgabean schluß DQ von einem freilaufenden Zustand (d. h. Zustand hoher Impedanz) in einen auskippbaren Zustand geändert werden kann. Das heißt, man nimmt an, daß das ausgegebene Rücksetzsignal ΦTRST, wie in 21 von Fig. 2 gezeigt, erzeugt wird. Die zu ei ner Datenausgabeleitung DB ausgegebenen Daten werden so ausge geben, wie mit 22 gezeigt, und die zu einer gegenpoligen Daten ausgabenleitung/DB ausgegebenen Daten werden so ausgegeben, wie mit 23 gezeigt. Im Falle, wo das ausgegebene Rücksetzsignal ΦTRST als Signal logisch "niedrigen" Zustandes eingegeben wird, wie mit 21 in Fig. 2 gezeigt, geben NAND-Schaltungen 11 und 12 Signale logisch "hohen", Zustandes ab, und Inverter 13 und 14 geben die von den NAND-Schaltungen 11 und 12 ausgegebe nen Signale in jeweils invertiertem Zustand ab. Daher werden NMOS-Transistoren 15 und 16 jeweils ausgeschaltet. Folglich ge langt der Datenausgabeanschluß DQ von Fig. 1 in den hohen Impe danzzustand (gewöhnlich unter der Bedingung von 1,4 V_TRJ im Fal le einer Transistor-Logik TTL, wie in Fig. 2 gezeigt.

Wenn das ausgegebene Rücksetzsignal ΦTRST in das Signal lo gisch hohen Zustands durch äußere Bedingungen überführt wird, dann werden die Logikzustände der NAND-Schaltungen 11 und 12 in Übereinstimmung mit den Ausgängen der Datenausgabeleitungen DB und /DB bestimmt. Wenn dementsprechend das Signal logisch hohen Zustands an der Datenleitung DB empfangen wird, wie mit 22 von Fig. 2 gezeigt, und das Signal logisch niedrigen Zustandes an der gegenpoligen Datenleitung /DB empfangen wird, wie mit 23 in Fig. 2 gezeigt, dann gibt die NAND-Schaltung 11 das Signal lo gisch niedrigen Zustandes ab, und die NAND-Schaltung 12 gibt das Signal logisch hohen Zustandes ab. Ein NMOS-Transistor 15, der als eine Augabeeinrichtung arbeitet, gibt dann das Signal logisch hohen Zustandes über den Inverter 13 an seine Gate elektrode, um dadurch eingeschaltet zu werden, und ein NMOS- Transistor 16 gibt das Signal logisch niedrigen Zustandes über den Inverter 14 an seine Gateelektrode, um dadurch ausgeschal tet zu werden. Das Signal logisch hohen Zustandes wird dement sprechend am Ausgangsanschluß DQ erzeugt, wie mit 24 in Fig. 2 gezeigt. Wenn ferner das Signal logisch niedrigen Zustandes an der Datenleitung DB empfangen wird und das Signal logisch hohen Zustandes an der gegenpoligen Datenleitung /DB empfangen wird, dann gibt die NAND-Schaltung 11 das Signal logisch hohen Zu standes ab und die NAND-Schaltung 12 gibt das Signal logisch niedrigen Zustandes ab. Ein NMOS-Transistor 15, der als Ausga beeinrichtung arbeitet, empfängt das Signal logisch niedrigen Zustandes über den Inverter 13 an seiner Gateelektorde, um da durch ausgeschaltet zu werden, und der NMOS-Transistor 16 emp fängt das Signal logisch hohen Zustandes über den Inverter 14 an seiner Gate-Elektrode, um dadurch eingeschaltet zu werden.

Dementsprechend wird das Signal logisch niedrigen Zustandes am Ausgangsanschluß DQ erzeugt, wie mit 24 in Fig. 2 gezeigt.

Der Ausgangsanschluß DQ der Datenausgabepufferschaltung, die wie oben beschrieben aufgebaut ist, ist mit anderen Speicher komponenten zusammengeschaltet. Beispielsweise sind in einem typischen dynamischen Speicher mit wahlfreiem Zugriff DRAM die Dateneingabe-/-ausgabeleitungen im Falle von × 1 voneinander isoliert (d. h. im Falle, daß die Anzahl ausgegebener Daten 1 ist), und werden untereinander im Falle von × 4 geteilt (d. h. im Falle, daß die Anzahl der Datenausgänge 4 ist). Fig. 3 zeigt den Verbindungszustand des Datenausgabeanschlusses DQ im Falle, daß die Dateneingabe-/-ausgabeleitungen untereinander aufge teilt werden. Dementsprechend hat der Datenausgabeanschluß DQ bei der vorliegenden Erfindung eine gemeinsame Leitung für Aus gabe und Eingabe von Daten. Gewöhnlich werden eine Dateneingabe und eine Datenausgabe auf der gemeinsamen Datenleitung gemäß dem logischen Zustand des Signals voneinander unterschieden, das an einem zusätzlichen Stift erzeugt wird, der ein Ausgabe freigabeanschluß (/OE) ist. Das heißt, wenn das Signal mit lo gisch niedrigem Zustand dem Ausgabefreigabeanschluß eingegeben wird, dann wird die Dateneingabe-/-ausgabeleitung (DQ-Leitung) als Datenausgabeleitung benutzt. Zu diesem Zeitpunkt geht das Ausgaberücksetzsignal ΦTRST, das die Datenausgabepufferschal tung steuert, in logisch hohen Zustand, wodurch der Logikzu stand des Datenausgabeanschlusses DQ, wie oben beschrieben, in Übereinstimmung mit dem Zustand der inneren Datenleitungen DB und /DB bestimmt wird. Wenn umgekehrt das Signal logisch hohen Zustandes dem Ausgabefreigabeanschluß zugeführt wird, dann geht das Ausgaberücksetzsignal ΦTRST in den logisch niedrigen Zu stand, wodurch der Zustand der Datenausgabepufferschaltung in den hohen Impedanzustand (Freilaufzustand) geändert wird, und die Dateneingabe-/-ausgabeleitung (DQ-Leitung) wird als Daten eingabeleitung verwendet. In diesem Falle wird die Dateneinga bepufferschaltung, die mit den Dateneingabe-/-ausgabeleitungen verbunden ist, freigeschaltet, wodurch Daten eingegeben werden, die der Dateneingabe-/-ausgabeleitung innerhalb der Halbleiter speichervorrichtung eingegeben werden. Fig. 3 zeigt den Zu stand, daß zwei Datenausgabepufferschaltungen mit der Datenein gabe-/-ausgabeleitung (DQ-Leitung) verbunden sind. Es sei je doch zur Fig. 3 angemerkt, daß der Verbindungszustand der Da teneingabepufferschaltung nicht gezeigt ist. Weiterhin sind die Dateneingabe-/-ausgabeleitungen mit einer äußeren Vorrichtung in der oben beschriebenen Art verbunden, die mit einer Schnitt stellenstruktur der Art GTL, LVTTL oder TTL, je nach Datenüber tragungsverfahren, versehen sein kann. Die Dateneingabe-/-aus gabeleitung kann mit diesen Arten von Schnittstellenstrukturen verbunden sein und gibt dann Daten aus, die vom Innern der Halbleiterspeichervorrichtung zugeführt werden, oder schafft den Pfad zur Eingabe von Daten von der Dateneingabeleitung zum In nern der Halbleiterspeichervorrichtung.

Zu diesem Zeitpunkt wird im Falle, daß die negative Spannung in der mit den Dateneingabe- /-ausgabeleitungen verbundenen äußeren Vorrichtung verwendet wird, der Stromverbrauch in der nach Fig. 1 aufgebauten Datenausgabepufferschaltung stark erhöht. Fig. 4 zeigt den Ausgabeanschluß der Datenausgabepufferschaltung, der gemäß Fig. 1 aufgebaut ist, wenn er sich im Zustand hoher Impe danz befindet. Der Stromfluß ist durch den Pfeil gekennzeich net. Das Ausgaberücksetzsignal ΦTRST wird im logisch niedrigen Zustand eingegeben, und die NMOS-Transistoren 15 und 16 sind daher ausgeschaltet. Dies bedeutet einen Zustand, daß wenn meh rere Datenausgabepuffer eine gemeinsame Dateneingabe-/-ausgabe leitung einander teilen, die entsprechende Datenausgabepuffer schaltung nicht ausgewählt worden ist oder die Dateneingabe-/ -ausgabeleitung dazu ausgewählt worden ist, eine Eingabefunk tion auszuführen. Wenn in diesem Zustand eine unerwünschte ne gative Spannung am Datenausgabeanschluß DQ erzeugt wird, dann würde das folgende Problem hervorgerufen. Wenn die externe Vor richtung, die die negative Spannung verwendet, angeschaltet ist und negative Spannung zur Dateneingabe-/-ausgabeleitung ge langt, dann bildet die Datenausgabepufferschaltung einen unnö tigen elektrischen Stromweg. Wenn beispielsweise eine negative Spannung von -2 V dem Datenausgabeanschluß DQ zugeführt ist, dann gelangt ein Massepotential V_ss von 0 V an die Gateelektro de des NMOS-Transistors 15, jedoch geht die Gate-Source- Spannung V_gs auf 2 V wegen des Potentials der Source-Elektrode, die mit dem Datenausgabeanschluß DQ verbunden ist. Wenn dement sprechend die negative Spannung dem Datenausgabeanschluß zuge führt ist, dann wird der NMOS-Transistor 15 der Datenausgabe pufferschaltung durch die hohe Impedanz eingeschaltet und bil det den elektrischen Stromweg, der in Fig. 4 gezeigt ist. Wenn angenommen wird, daß zu diesem Zeitpunkt der NMOS-Transistor 15 eine Schwellenspannung V_T von 1 V hat und die Stromversorgungs spannung V_cc eine Größe von 5 V hat, dann ist V_gs - V_T kleiner als die Drain-Source-Spannung V_ds und der NMOS-Transisotor 15 arbeitet im Sättigungsbereich.

Wenn die Datenausgabepufferschaltung im Zustand hoher Impedanz arbeitet, dann wird gleichzeitig unnötig elektrischer Strom verbraucht, und die Datenausgabepufferschaltung kann die ver schiedenen Stromverbrauche nachteilig beeinflussen. Fig. 5 zeigt den Betriebszustand des MNOS-Transistors 15, wenn die ne gative Spannung dem Datenausgabeanschluß DQ zugeführt wird. In Fig. 5 wird ein Kanal auf der Seite der Source-Elektrode gebil det, der schraffiert gezeichnet ist, und in einem Bereich "c", wo kein Kanal ausgebildet wird, strömt der elektrische Strom infolge Drift. Wenn zu diesem Zeitpunkt die negative Spannung dem Datenausgabeanschluß DQ zugeführt wird, dann wird eine Spannungsdifferenz zwischen der Drainelektrode und der Sour ceelektrode vergrößert, und daher wird in dem Bereich, wo der Kanal nicht ausgebildet ist, eine Aufprallionisation erzeugt, so daß der Substratstrom stark vergrößert wird. Als Folge wird der Pegel der Substratspannung V_BB erhöht, und aufgrund der Pe geländerung der Betriebsspannung können abnorme Vorgänge in der Halbleiterspeichervorrichtung erzeugt werden.

Dementsprechend ist die andere Ausführungsform der konventio nellen Datenausgabepufferschaltung zur Überwindung dieser Pro bleme in Fig. 6 gezeigt, und diese ist im Detail in der US 4 678 950 beschrieben. In der nach Fig. 6 aufgebauten Datenaus gabepufferschaltung sind DT erste Ausgabedaten, die einem NMOS- Transistor 64 zugeführt sind, der als Hochziehtransistor wirkt und DTB sind zweite Ausgabedaten, die einem NMOS-Transistor 66 zugeführt werden, der als Herabziehtransistor arbeitet. Hier werden die ersten Ausgabedaten DT von der Datenleitung DTB ein gegeben, und die zweiten Ausgabedaten DTB werden von der gegen poligen Datenleitung /DB eingegeben. Dementsprechend haben sie eine einander entgegengesetzte Logik. ΦS ist ein Steuersignal, das die Datenausgabepufferschaltung in den hohen Impedanzzu stand versetzt. Der NMOS-Transistor 64 ist zwischen die Strom versorgungsquelle V_cc und den Datenausgabeanschluß DQ geschal tet, während seine Gate-Elekrode mit einem Knoten N1 verbunden ist, an dem die ersten Ausgabedaten DT eingegeben werden. Der NMOS-Transistor 66 ist zwischen den Datenausgangsanschluß DQ und das Massepotential V_ss geschaltet, und seine Gate-Elektrode ist mit einem Knoten N2 verbunden, an die zweite Ausgabedaten DTB eingegeben werden. Der NMOS-Transistor 61 ist mit dem Kno ten N1 verbunden, und an seiner Gase-Elektrode liegt das Ausga besteuersignal ΦS. Der NMOS-Transistor 62 ist zwischen die Source-Elektrode des NMOS-Transistors 16 und das Massepotential V_ss geschaltet. Seine Gate-Elektrode ist mit dem Datenausgangs anschluß Q verbunden. Der NMOS-Transistor 63 ist zwischen den Knoten N1 und den Datenausgangsanschluß DQ geschaltet, und sei ne Gate-Elektrode ist mit Massepotential V_ss verbunden. Der NMOS-Transistor 65 ist zwischen den Knoten N2 und das Massepo tential V_ss geschaltet, und an seiner Gate-Elektrode liegt das Ausgabesteuersignal ΦS.

Zunächst, wenn das Ausgabesteuersignal ΦS im logisch hohen Zu stand eingegeben wird, werden die NMOS-Transistoren 61 und 65 eingeschaltet, wodurch die Potentiale an den Knoten N1 und N2 auf Massepotential abnehmen. Das Signal logisch niederigen Zu stands wird daher den Gate-Elektroden der NMOS-Transisotoren 64 und 66 zugeführt. Das heißt, wenn das Potential am Knoten N1 in logisch hohem Zustand im vorangehenden Zustand ist, dann geht der Datenausgangsanschluß DQ auf logisch hohen Zustand. Wenn in diesem Zustand das Ausgabesteuersignal ΦS in logisch hohen Zu stand eingegeben wird, dann wird der NMOS-Transistor 61 einge schaltet, und weiterhin wird wegen des Potentials von logisch hohem Pegel am Datenausgangsanschluß DQ der NMOS-Transistor 62 eingeschaltet. Dementsprechend wird das Potential am ersten Knoten N1 unter eine Schwellenspannung des NMOS-Transistors 64 abgesenkt. Weiterhin, wenn das Potential am Knoten N2 im voran gehenden Zustand auf logisch hohem Pegel ist, weil der NMOS- Transistor 65 bei Empfang des Ausgabesteuersignals ΦS einge schaltet wird, dann wird das Potential des Knotens N2 auf das Potential unter der Schwellenspannung des NMOS-Transistors 66 geändert. Die NMOS-Transistoren 64 und 66 werden dann ausge schaltet, und dementsprechend wird das Potential des Datenaus gangsanschlusses DQ auf logisch niedrigen Zustand geändert. Zu diesem Zeitpunkt gelangt die oben beschriebene Datenausgabepuf ferschaltung in hohen Impedanzzustand. Wenn, wie erwähnt, in diesem Zustand die negative Spannung an den Datenausgangsan schluß DQ angelegt wird, weil die Spannung VGS des NMOS- Transistors 64 aufgrund der negativen Spannung erhöht wird, dann wird der NMOS-Transistor 64 eingeschaltet. Zu diesem Zeit punkt wird der NMOS-Transistor 63, der mit Knoten N1 und dem Datenausgangsanschluß DQ verbunden ist und dessen Gate- Elektrode auf Massepotential V_ss ist, eingeschaltet, und das Potential am Knoten N1 wird daher auf das Potential des Daten ausgangsanschlusses DQ geändert. Dementsprechend ist das Poten tial am Knoten N1 gleich dem Potential am Ausgangsanschluß DQ, und die Spannung VGS des NMOS-Transistors 64 geht auf 0 V, wo durch der NMOS-Transistor 64 ausgeschaltet wird. Das heißt, weil der Knoten N1 und der Datenausgangsanschluß DQ miteinander von einem Schwellenwertbereich des NMOS-Transistors 63 verbun den sind, wird die Spannung VGS des NMOS-Transistors 63 zu 0 V. Weil der elektrische Strompfad, der vom NMOS-Transistor 63 ge bildet wird, unterbrochen wird, kann dementsprechend der abnor me Betrieb aufgrund einer Streßionisation, wie in Fig. 5 ge zeigt, die im NMOS-Transistor 64 erzeugt wird, verhindert wer den.

Im Falle der Benutzung der Datenausgabepufferschaltung, die die Negativspannungsschutzschaltung der oben beschriebenen Art hat, besteht jedoch das Problem, daß ein unnötiger elektrischer Strompfad durch den Speicher gebildet wird, der mit den Daten eingabe-/-ausgabeleitungen verbunden ist, wie in Fig. 7 ge zeigt. Das oben erwähnte Problem wird unter Bezugnahme auf die Signalverläufe, die in Fig. 8 gezeigt sind, erläutert. Es sei angenommen, daß ein erster Speicher und eine zweiter Speicher, wie in Fig. 7 gezeigt, jeweils die Datenausgabepufferschaltung enthalten, die nach Fig. 6 aufgebaut ist, und die Dateneingabe- /ausgabeleitung des Systems miteinander teilen, und die dann Daten in einer verschachtelten Betriebsart ausgeben. Wenn Daten von der Datenausgabepufferschaltung des ersten Speichers ausge geben werden, dann muß der zweite Speicher sich im hohen Impe danzzustand befinden, und wenn Daten von der Datenausgabepuf ferschaltung des zweiten Speichers ausgegeben werden, dann muß sich die Datenausgabepufferschaltung des ersten Speichers im hohen Impedanzzustand befinden. In Fig. 8 bezeichnen die ver schiedenen Signalverläufe /RAS_A,/CAS_A, /OE_A und ΦSA Signale zur Steuerung des ersten Speichers und /RAS_B,/CAS_B, /OE_B, und ΦSB bezeichnen Signale zum Steuern des zweiten Speichers. Zunächst sei angenommen, daß zum ersten Speicher zugegriffen wird. Die Operationen im Falle, wo die ersten Ausgangsdaten DT als Daten von logisch niedrigem Zustand eingegeben und dann wieder in Da ten logisch hohen Zustands geändert werden, werden nachfolgend erläutert. Wenn das /RAS_A, wie mit 80 in Fig. 8, gezeigt CAS_A, wie mit 82 gezeigt, und OE_A wie mit 84 gezeigt, freigegeben werden, um dadurch zum ersten Speicher zuzugreifen, und erste Ausgangsdaten DT als Daten logisch niedrigen Zustandes eingege ben werden, dann wird der NMOS-Transistor 64 ausgeschaltet und der NMOS-Transistor 66 eingeschaltet, wodurch das Signal lo gisch niedrigen Zustandes am Datenausgangsanschluß DQ erzeugt wird, wie im Abschnitt LD1 von 88 in Fig. 8 gezeigt. In diesem Zustand werden zunächst Ausgangsdaten DT als Daten logisch ho hen Zustandes eingegeben, der NMOS-Transistor 64 wird einge schaltet und der NMOS-Transistor 66 wird ausgeschaltet, und da her beginnt die Spannung des Datenausgangsanschlusses DQA zuzu nehmen, wie im Abschnitt HD1 von 88 in Fig. 8 gezeigt. Wenn in diesem Zustand der Zugriffsvorgang zum ersten Speicher abgebro chen wird und dann ein Zugriff zum zweiten Speicher ausgeführt wird, dann werden /RAS_A,/CAS_A und /OE_A gesperrt, und das ΦSA wird in das Signal logisch hohen Zustandes geändert. Gleichzei tig werden /RAS_B,/CAS_B und /OE_B freigegeben, und ΦSB wird in das Signal logisch niedrigen Zustandes geändert. In diesem ge änderten Zustand wird das logisch "hohe" Potential des Strom versorgungspegels V_cc an den Knoten NA1 des ersten Speichers angelegt, und die Spannung des Datenausgangsanschlusses DQA be ginnt zuzunehmen, wie im Abschnitt HD1 von 88 in Fig. 8 ge zeigt. Dementsprechend beginnt das Potential des Datenausgangs anschlusse DQA des ersten Speichers wieder abzunehmen, wie in 88 von Fig. 8 gezeigt. Zu diesem Zeitpunkt wird der erste Spei cher durch das Signal ΦSA in hohen Impedanzzustand geändert, und diese hohe Impedanz wird durch die Transistoren 61 und 62 ausgeführt, die einen Ausgang des Datenausgangsanschlusse DQA rückkoppeln. Wenn dann im Falle, daß das Potential des Daten ausgangsanschlusses DQA nicht ausreichend angehoben worden ist, wie im Abschnitt HD1 von 88 in Fig. 8 gezeigt, weil die Transi storen 61 und 62 die Spannung am Knoten NA1 nicht ausreichend abbauen, besteht die Möglichkeit, einen elektrischen Strompfad auszubilden, wie durch die gestrichelte Linie in Fig. 7 ge zeigt, gemäß dem Zustand des zweiten Speichers. Das heißt, im Falle, daß die Spannung am Datenausgangsanschluß DQA des ersten Speichers höher als das Massepotential V_ss, wie in Fig. 88 von Fig. 8 gezeigt, und niedriger ist als die Schwellenspannung des NMOS-Transistors 62, weil der Pfad zum Entladen der Spannung vom Knoten NA1 nicht im ersten Speicher ausgebildet wird, wird der NMOS-Transisotor 62 ausgeschaltet oder unvollständig ausge schaltet. Da zu diesem Zeitpunkt die Spannung von logisch hohem Pegel am Knoten NA1 durch erste Ausgangsdaten DT erzeugt worden ist, bleibt der NMOS-Transistor 64 im eingeschalteten Zustand. Im oben beschriebenen Zustand wird im Falle, daß das Signal von logisch niedrigem Zustand am Datenausgangsanschluß DQB des zweiten Speichers abgegeben wird, der elektrische Stromweg durch den NMOS-Transistor 64 des ersten Speichers und den NMOS- Transistor 76 des zweiten Speichers gebildet. Dementsprechend wird der auf diese Weise gebildete Stromweg bis zu dem Punkt beibehalten, zu welchem die Daten in logisch hohem Zustand zum Datenausgangsanschluß DQB des zweiten Speichers ausgegeben wer den. Obgleich der Knoten NA1 des ersten Speichers ausreichend entladen ist, gelangt weiter im Falle, daß Daten von logisch niedrigem Zustand über den Datenausgangsanschluß DQB des zwei ten Speichers ausgegeben werden, der Knoten NA1 in einen Frei laufzustand. Aufgrund einer Änderung am Knoten NA1 durch eine Kopplung und einen Leckstrom, der hierdurch hervorgerufen wird, kann ein abnormer Betrieb hervorgerufen werden.

Übersicht über die Erfindung

Demgemäß liegt der Erfindung die Aufgabe zugrunde, eine Daten ausgabepufferschaltung in einer Halbleiterspeichervorrichtung anzugeben, die in der Lage ist, einen abnormen Betrieb durch negative Spannung, die einem Ausgangsanschluß eingegeben wird, zu verhindern.

Eine weitere Aufgabe der Erfindung ist es, eine Datenausgabe pufferschaltung in einer Halbleiterspeichervorrichtung anzuge ben, die den Zustand eines Ausgangsanschlusses in hohem Impe danzzustand zu stabilisieren, indem der Pegel einer Ausgangs spannung ermittelt wird.

Ein weiteres Ziel der vorliegenden Erfindung besteht darin, ei ne Schaltung anzugeben, die in der Lage ist, einen Ausgabezu stand eines Standby-Zustandes durch Ermitteln eines Spannungs pegels am Datenausgangsanschluß in einer Datenausgabepuffer schaltung einer Halbleiterspeichervorrichtung stabil zu halten, die Dateneingabe-/-ausgabeleitungen teilen.

Diese Aufgaben werden durch die im Anspruch 1 angegebenen Merk male gelöst. Ausgestaltungen der Erfindung und alternative Lö sungsansätze sind Gegenstand weiterer Ansprüche.

Die Erfindung und ihre Merkmale sowie die Vorteile derselben werden nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt:

Fig. 1 ein Schaltbild des Aufbaues einer konventionellen Daten ausgabepufferschaltung;

Fig. 2 den Signalverlauf, der die Betriebseigenschaften der be kannten Datenausgabepufferschaltung zeigt;

Fig. 3 ein Schaltbild des Aufbaues eines Ausgangsanschlusses einer Halbleiterspeichervorrichtung;

Fig. 4 eine Darstellung eines elektrischen Stromweges durch eine negative Spannung in der Datenausgabepufferschaltung nach Fig. 1;

Fig. 5 eine Darstellung der Eigenschaften bei der Bildung des elektrischen Stromweges in einem NMOS-Transistor 15 von Fig. 4;

Fig. 6 ein Schaltbild eines weiteren Aufbaues einer konventio nellen Datenpufferschaltung zur Überwindung der Nachteile der in Fig. 1 gezeigten Datenausgabepufferschaltung;

Fig. 7 ein Schaltbild, das die Bildung des elektrischen Strom weges in der Datenausgabepufferschaltung von Fig. 6 zeigt;

Fig. 8 den Signalverlauf, der die Betriebseigenschaften bei der Erzeugung des elektrischen Stromweges in Fig. 7 zeigt;

Fig. 9 ein Schaltbild einer ersten Ausführungsform der Daten ausgabepufferschaltung gemäß den Prinzipien der vorliegenden Erfindung, und

Fig. 10 ein Schaltbild einer zweiten Ausführungsform einer Da tenausgabepufferschaltung mit den Merkmalen der vorliegenden Erfindung.

Der Ausdruck "Ausgabesteuersignal ΦS", der in der vorliegenden Beschreibung verwendet wird, bezeichnet ein Signal, das eine Da tenausgabepufferschaltung in einen hohen Impedanzzustand ver setzt. Die Ausdrücke "erste Ausgangsdaten DT" und "zweite Aus gangsdaten DTB" bezeichnen Daten, die von Datenleitungen DL bzw. /DL ausgegeben werden. Der Ausdruck "hohe Impedanz" bedeu tet, daß sich ein Ausgangsanschluß der Datenausgabepufferschal tung freiläuft, um so eine sehr hohe Impedanz aufzuweisen.

Gemäß Fig. 9 werden erste Ausgangsdaten DT von einer Datenlei tung DTB eingegeben, und zweite Daten DTB werden von der Daten leitung /DB eingegeben, und sie haben zueinander entgegenge setzte Logikzustände. Das ΦS ist ein Steuersignal, das die Da tenausgabepufferschaltung in den hohen Impedanzzustand ver setzt. Ein NMOS-Transistor 96 ist zwischen die Stromversor gungsquelle V_cc und den Datenausgangsanschluß DQ geschaltet, und seine Gateelektrode ist mit einem ersten Knoten N1 verbun den, wo die ersten Ausgangsdaten DT eingegeben werden. Der NMOS-Transistor 96 ist eine Schaltereinheit zur Ausführung ei ner Funktion, die bewirkt, daß die Spannung am Datenausgangsan schluß DQ nach oben gezogen wird. Ein NMOS-Transistor 98 ist zwischen den Datenausgangsanschluß DQ und das Massepotential V_ss geschaltet, und die Gateelektrode dieses Transistors 98 ist mit einem zweiten Eingangsknoten N2 verbunden, wo die zweiten Ausgangsdaten DTB eingegeben werden. Der NMOS-Transistor 98 ist die zweite Schaltereinheit zur Ausführung einer Funktion, die bewirkt, daß die Spannung am Datenausgangsanschluß DQ nach un ten gezogen wird. Ein NMOS-Transistor 95 ist zwischen den er sten Eingangsknoten N1 und den Datenausganganschluß DQ geschal tet, und seine Gateelektrode ist mit dem Massepotential V_ss verbunden. Der NMOS-Transistor 95 ist eine dritte Schalterein heit zur Ausführung einer Funktion, die einen elektrischen Strompfad, der durch den NMOS-Transistor 96 gebildet wird, wenn eine negative Spannung dem Datenausgangsanschluß DQ zugeführt ist, unterbricht. Ein PMOS-Transistor 91 ist zwischen die Ver sorgungsspannung V_cc und einen ersten Verbindungsknoten N3 ge schaltet, und seine Gateelektrode ist mit einem zweiten Verbin dungsknoten N4 verbunden. Ein NMOS-Transistor 92 ist zwischen den ersten Verbindungsknoten N3 und den Datenausgangsanschluß DQ geschaltet, und seine Gateelektrode ist mit dem zweiten Ver bindungsknoten N4 verbunden. Ein Inverter 99 ist zwischen den ersten Verbindungsknoten N3 und den zweiten Verbindungsknoten N4 geschaltet, und er wird in Übereinstimmung mit einem Span nungspegel am Datenausgangsanschluß DQ ausgelöst, der am ersten Verbindungsknoten N3 ermittelt wird, um dadurch den Spannungs pegel am zweiten Verbindungsknoten N4 zu beeinflussen. Der PMOS-Transistor 91, der NMOS-Transistor 93 und der Inverter 99 sind Spannungsdetektoreinheiten zur Ermittlung des Spannungspe gels am Datenausgangsanschluß DQ, um dadurch das ermittelte Er gebnis an den ersten Verbindungsknoten N4 zu geben. Ein NMOS- Transistor 93 ist zwischen den ersten Eingangsknoten N1 ange schlossen, und seinem Gate ist das Ausgabesteuersignal ΦS zu geführt. Der NMOS-Transistor 94 ist zwischen die Source- Elektrode des NMOS-Transistors 93 und den Masseanschluß V_ss ge schaltet, und seine Gateelektrode ist mit dem ersten Verbin dungsknoten N3 verbunden. Die NMOS-Transistoren 93 und 94 sind vierte Schaltereinheiten, die den elektrischen Stromweg durch den NMOS-Transistor 96 entsprechend dem am Datenausgangsan schluß DQ im hohen Impedanzzustand ermittelten Spannungspegel unterbrechen. Der NMOS-Transistor 97 ist zwischen den zweiten Eingangsknoten N2 und das Massepotential V_ss geschaltet, und seine Gateelektrode erhält das Ausgabesteuersignal ΦS.

Zunächst, wenn das Ausgabesteuersignal ΦS als Signal logisch hohen Zustandes eingegeben wird, dann werden die NMOS- Transistoren 94 und 97 eingeschaltet. Da zu diesem Zeitpunkt der erste Verbindungsknoten N3 auf die Versorgungsspannung V_cc im Ursprungszustand vorgeladen ist, wird der NMOS-Transistor 93 eingeschaltet, und dementsprechend werden das Potential am er sten Eingangsknoten N1 und am zweiten Eingangsknoten N2 auf das Massepotential abgesenkt. Als Folge davon gelangt das Signal logisch niedrigen Zustandes an die Gateelektroden der NMOS- Transistoren 96 und 98. Dementsprechend behält im normalen Zu stand der Datenausgangsanschluß DQ den Massepotentialpegel V_ss bei. Das Massepotential V_ss wird daher dem Datenausgangsan schluß DQ zugeführt, und dementsprechend wird die Spannung am Verbindungsknoten N3 kontinuierlich auf dem logisch hohen Pegel gehalten. Der Inverter 99 invertiert dann die Versorgungsspan nung vom Verbindungsknoten N3, um dadurch die invertierte Ver sorgungsspannung dem zweiten Verbindungsknoten N4 zuzuführen, so daß der PMOS-Transistor 91 seinen eingeschalteten Zustand beibehält und der NMOS-Transistor 92 seinen ausgeschalteten Zu stand beibehält, wodurch die Spannung am ersten Eingangsknoten N3 auf logisch niedrigem Pegel gehalten wird.

Dann, im Falle, daß negative Spannung dem Datenausgangsanschluß DQ im hohen Impedanzzustand zugeführt wird, wie oben erläutert, behalten der erste Eingangsknoten N1 und der zweite Verbin dungsknoten N4 das Massepotential V_ss. Dementsprechend werden alle NMOS-Transistoren 96, 95 und 92 eingeschaltet. Wenn der NMOS-Transistor 92 eingeschaltet ist, dann wird das Potential des Verbindungsknotens N3 durch die negative Spannung abge senkt. Wenn als Folge die Spannung des Inverters 99 unter die Auslösespannung absinkt, gibt der Inverter 99 das Signal lo gisch hohen Zustandes ab. Der PMOS-Transistor 91 wird dann durch den Ausgangsinverter 99 ausgeschaltet, wodurch der elek trische Stromweg, der im PMOS-Transistor 91 und im NMOS- Transistor 92 gebildet wird, unterbrochen wird. Als Folge davon geht das Potential am Verbindungsknoten 93 auf logisch niedri gen Zustand, und der NMOS-Transistor 93 wird somit vollständig ausgeschaltet. Zu diesem Zeitpunkt führt der NMOS-Transistor 95 die zuvor beschriebenen Operationen aus. Die Spannung am ersten Eingangsknoten N1 wird somit unter der Schwellenspannung des NMOS-Transistors 96 aufgrund des Widerstandswertes durch die NMOS-Transistoren 93, 94 und 95 gehalten. Wenn negative Span nung dem Datenausgangsanschluß DQ zugeführt ist, wird somit der elektrische Stromweg, der durch den NMOS-Transistor 96 gebildet ist, unterbrochen.

Als dritter Fall wird beschrieben, daß die Datenausgabepuffer schaltung die Dateneingabe-/-ausgabeleitungen teilt, ein Vor gang, wo die ersten Ausgangsdaten DT als Daten mit logisch ho hem Zustand ausgegeben werden, und auf hohen Impedanzzustand an einem Punkt übergeht, wo die Spannung des Datenausgangsan schlusses DQ angehoben wird. Im Falle, daß HD1 von 88 in Fig. 8 erzeugt wird, wird die Spannung des Datenausgangsanschlusses DQ als positive Spannung erzeugt, und dann ist der Spannungspegel davon höher als das Massepotential und niedriger als die Schwellenspannung. Da zu diesem Zeitpunkt der Verbindungsknoten N3 auf den Pegel der Versorgungsspannung V_cc vorgeladen worden ist, wird der NMOS-Transistor 93 eingeschaltet. Weiterhin wird der NMOS-Transistor 94 durch das Ausgabesteuersignal ΦS einge schaltet. Dementsprechend fließt der elektrische Strom durch die ersten Ausgangsdaten DT von logisch hohem Pegel am ersten Eingangsknoten N1 durch die NMOS-Transistoren 93 und 94. Die Spannung des ersten Eingangsknotens N1 wird daher schnell auf Massepotential V_ss geändert. Dementsprechend wird der NMOS- Tansistor 96 ausgeschaltet, und daher wird durch den NMOS- Transistor 96 kein elektrischer Stromweg ausgebildet. Als Folge davon wird die Datenausgabepufferschaltung durch den Zustand der anderen, mit denselben Dateneingabe-/-ausgabeleitungen ver bundenen Speicher nicht beeinflußt.

Wenn also in der Datenausgabepufferschaltung der zuvor be schriebenen Art die Spannung am Datenausgangsanschluß DQ Masse potentialpegel hat oder als positive Spannung im hohen Impe danzzustand erzeugt wird, kann die Spannung am Eingangsknoten N1 stets auf Massepotentialpegel gehalten werden. Wenn die Spannung am Datenausgangsanschluß DK negativ ist, wird durch Steuerung des Eingangsknotens N1 auf die Spannung des Datenaus gangsanschlusses DQ der unnötige elektrische Strompfad im hohen Impedanzzustand nicht ausgebildet, und daher kann der entspre chende Stromverbrauch verhindert werden. Außerdem kann durch Beeinflussung des Eingangsknotens N1 derart, daß er sich nicht im freilaufenden Zustand befindet, das Auftreten abnormer Vor gänge verhindert werden.

Fig. 10 zeigt eine weitere Ausführungsform der nach den Prinzi pien der vorliegenden Erfindung aufgebauten Datenausgabepuffer schaltung. In Fig. 10 sind alle Komponenten mit Ausnahme der Ausgangsspannungdetektoreinheit so aufgebaut, wie in Fig. 9 ge zeigt. Die Ausgangsspannungsdetektoreinheit ist durch einen PMOS-Transistor 101 und einen NMOS-Transistor 102 verkörpert. Der PMOS-Transistor 101 ist zwischen den Stromversorgungsan schluß V_cc und den Verbindungsknoten N3 geschaltet, und seine Gatelektrode ist mit dem Massepotential V_ss verbunden. Der NMOS-Transistor 102 ist zwischen den Verbindungsknoten N3 und den Datenausgangsanschluß DQ geschaltet und seine Gateelektrode ist mit Massepotential V_ss verbunden.

Die Erläuterungen bei der Ermittlung der Ausgangsspannung des Datenausgangsanschlusses DQ im Zustand hoher Impedanz folgt hier. Wenn der Spannungspegel am Datenausgangsanschluß DQ gleich dem Massepotentialpegel V_ss ist, verbleibt der PMOs- Transistor 101 im eingeschalteten Zustand, wodurch der Span nungspegel am Eingangsknoten N1 auf Massepotential V_ss bleibt. Ferner, selbst wenn die Ausgangsspannung des Datenausgangsan schlusses DQ als positive Spannung erzeugt wird, bleibt die Spannung am Verbindungsknoten N3 auf logisch hohem Pegel, wo durch der erste Eingangsknoten N1 auf Massepotential gehalten wird. Im Falle, daß die negative Spannung dem Datenausgangsan schluß DQ zugeführt wird, wird der NMOS-Transistor 102 einge schaltet und daher der Spannungspegel am Verbindungsknoten N3 auf den Pegel von DQ geändert. Und dann wird der NMOS- Transistor 93 ausgeschaltet und daher der Spannungspegel am er sten Eingangsknoten N1 durch den NMOS-Tansistor 95 auf den Spannungspegel des Datenpegelausgangsanschlusses DQ gebracht. Folglich ist der Betrieb der Datenausgabepufferschaltung von Fig. 10 so wie der der Datenausgabepufferschaltung von Fig. 9.

Claims

1. Datenausgabepufferschaltung einer Halbleiterspeichervorrich tung, die Dateneingabe-/-ausgabeleitungen mit anderen Halblei terspeichervorrichtungen teilt, enthaltend:
einen ersten Eingangsknoten zum Eingeben erster Ausgangsdaten;
einen zweiten Eingangsknoten zum Eingaben zweiter Ausgangsda ten;
einen ersten Ausgangsknoten zum Ausgeben von Daten;
eine Hochzieheinrichtung, die zwischen eine erste Spannung und den Ausgangsknoten geschaltet ist und einen Gateanschluß auf weist, der mit dem ersten Eingangsknoten verbunden ist;
eine Herabzieheinrichtung, die zwischen den Ausgangsknoten und eine zweite Spannung geschaltet ist und einen Gateanschluß hat, die mit dem zweiten Eingangsknoten verbunden ist;
eine Spannungsdetektoreinrichtung, die zwischen die erste Span nung und den Ausgangsknoten geschaltet ist, um einen Ausgang des Ausgangsknotens einzugeben und einen Pegel der Ausgangs spannung zu ermitteln; und
eine Schalteinrichtung, die zwischen den ersten Eingangsknoten und die zweite Spannung geschaltet ist und einen Steueranschluß hat, die mit einem Ausgang der Spannungsdetektoreinrichtung verbunden ist.

2. Datenausgabepufferschaltung nach Anspruch 1, bei der die Spannungsdetektoreinrichtung enthält:
einen ersten MOS-Transistor, der zwischen die erste Spannung und den ersten Verbindungsknoten geschaltet ist und dessen Ga teelektrode mit einem zweiten Verbindungsknoten verbunden ist;
einen zweiten MOS-Transistor, der zwischen den ersten Verbin dungsknoten und den Ausgangsknoten geschaltet ist und dessen Gateelektrode mit dem zweiten Verbindungsknoten verbunden ist, um dadurch das Spannungdetektorsignal dem ersten Verbindungs knoten zuzuführen; und
eine Steuereinrichtung, die zwischen den ersten und zweiten Verbindungsknoten geschaltet ist und entsprechend einen Pegel der Ausgangsspannung, der am ersten Verbindungsknoten ermittelt wird, ausgelöst wird, um dadurch einen Pegel zum zweiten Ver bindungsknoten zu beeinflussen.

3. Datenausgabepufferschaltung nach Anspruch 2, weiterhin ent haltend eine Schalteinrichtung, die zwischen den ersten Ein gangsknoten und die Schalteinrichtung geschaltet ist und an ei nem Steueranschluß das Ausgabesteuersignal erhält.

4. Datenausgabepufferschaltung nach Anspruch 3, bei der die Hochzieheinrichtung, die Herabzieheinrichtung und die Schalt einrichtungen NMOS-Transistoren sind, wobei die erste Spannung Versorgungspotential hat und die zweite Spannung Massepotential hat.

5. Datenausgabepufferschaltung einer Halbleiterspeichervorrich tung, die Dateneingabe-/-ausgabeleitungen mit anderen Spei chereinrichtungen teilt, enthaltend:
einen ersten Eingangsknoten zum Eingeben erster Ausgangsdaten;
einen zweiten Eingangsknoten zum Eingeben zweiter Ausgangsda ten;
einen Ausgangsknoten zum Ausgeben von Daten;
eine erste Schaltereinrichtung, die zwischen eine erste Span nung und den Ausgangsknoten geschaltet ist, und die einen Steueranschluß aufweist, der mit dem ersten Eingangsknoten ver bunden ist;
eine zweite Schaltereinrichtung, die zwischen den Ausgangskno ten und eine zweite Spannung geschaltet ist und die einen Steueranschluß aufweist, der mit dem zweiten Eingangsknoten verbunden ist;
eine dritte Schaltereinrichtung, die zwischen den ersten Ein gangsknoten und den zweiten Ausgangsknoten geschaltet ist und einen Steueranschluß aufweist, der mit einer dritten Spannung verbunden ist;
eine Spannungsdetektoreinrichtung, enthaltend einen ersten MOS- Transistor, der zwischen die erste Spannung und den ersten Ver bindungsknoten geschaltet ist und eine Gateelektrode aufweist, die mit dem zweiten Verbindungsknoten verbunden ist; einen zweiten MOS-Transistor, der zwischen den ersten Verbindungskno ten und den Ausgangsknoten geschaltet ist und dessen Gateelek trode mit dem zweiten Verbindungsknoten verbunden ist; und ei nen Inverter, der zwischen den ersten Verbindungsknoten und den zweiten Verbindungsknoten geschaltet ist und in Übereinstimmung mit einem Pegel der Ausgangsspannung ausgelöst wird, die an dem ersten Verbindungsknoten ermittelt wird, um dadurch einen Pegel am zweiten Verbindungsknoten zu steuern, und dann das Ermitteln eines Pegels der Ausgangsspannung; und
eine vierte Schaltereinrichtung, die zwischen den ersten Knoten und die zweite Spannung geschaltet ist und an Steueranschlüssen desselben mit einem Ausgang und einem Ausgangssteuersignal der Spannungsdetektoreinrichtung verbunden ist, wodurch die Span nungsdetektoreinrichtung einen elektrischen Strompfad der er sten Schaltereinrichtung durch die dritte Schaltereinrichtung und die vierte Schaltereinrichtung bei Ermittlung einer negati ven Spannung steuert und den elektrischen Strompfad der ersten Schaltereinrichtung durch Beeinflussung der dritten und vierten Schaltereinrichtung bei Ermittlung einer Spannung steuert, die niedriger ist als der dritte Spannungspegel, und durch Steuern der dritten Schaltereinrichtung bei Ermittlung einer Spannung, die höher ist als der dritte Spannungspegel.

6. Datenausgabepufferschaltung nach Anspruch 5, weiterhin ent haltend eine Schaltereinrichtung, die zwischen den zweiten Ein gangsknoten und die zweite Spannung geschaltet ist und an einem Steueranschluß mit dem Ausgabesteuersignal versorgt ist.

7. Datenausgabepufferschaltung nach Anspruch 6, bei der die Schaltereinrichtungen NMOS-Transistoren sind, wobei die erste Spannung die Stromversorgungsspannung ist und die zweite Span nung Massepotential hat.

8. Datenausgabepufferschaltung einer Halbleiterspeichervorrich tung, die Dateneingabe-/-ausgabeleitungen mit anderen Halblei terspeichervorrichtungen teilt, enthaltend:
einen ersten Eingangsknoten zum Eingeben erster Ausgangsdaten;
einen zweiten Eingangsknoten zum Eingeben zweiter Ausgangsda ten;
einen Ausgangsknoten zum Ausgeben von Daten;
eine erste Schaltereinrichtung, die zwischen eine erste Span nung und den Ausgangsknoten geschaltet ist und an einem Steuer einschluß mit dem ersten Eingangsknoten verbunden ist;
eine zweite Schaltereinrichtung, die zwischen den Ausgangsknoten und die zweite Spannung geschaltet ist und an einem Steueran schluß mit dem zweiten Eingangsknoten verbunden ist;
eine dritte Schaltereinrichtung, die zwischen den ersten Ein gangsknoten und den Ausgangsknoten geschaltet ist und an einem Steueranschluß mit der dritten Spannung verbunden ist;
eine Spannungsdetektoreinrichtung, enthaltend: einen ersten MOS-Transistor, der zwischen die erste Spannung und einen Ver bindungsknoten geschaltet ist und an einer Gateelektrode die dritte Spannung erhält; und einen zweiten MOS-Transistor, der zwischen den Verbindungsknoten und den Ausgangsknoten geschal tet ist und an seiner Gateelektrode die dritte Spannung erhält, und dann Ermitteln eines Pegels der Ausgangsspannung; und
eine vierte Schaltereinrichtung, die zwischen den ersten Knoten und die zweite Spannung geschaltet ist und mit einem Ausgang und einem Ausgabesteuersignal der Spannungsdetektoreinrichtung an Steueranschlüssen verbunden ist, wobei die Spannungsdetek toreinrichtung einen elektrischen Stromweg der ersten Schal tereinrichtung durch die dritte Schaltereinrichtung und die vierte Schaltereinrichtung bei Ermittlung einer negativen Span nung steuert und den elektrischen Stromweg der ersten Schal tereinrichtung durch Steuern der dritten und vierten Schal tereinrichtungen bei Ermittlung einer Spannung steuert, die niedriger ist als der dritte Spannungspegel und durch Steuern der dritten Schaltereinrichtung bei Ermittlung einer Spannung, die höher ist als der dritte Spannungspegel.

9. Datenausgabepufferschaltung nach Anspruch 8, weiterhin ent haltend eine Schaltereinrichtung, die zwischen den zweiten Ein gangsknoten und die zweite Spannung geschaltet ist und an einem Steuereingang das Ausgabesteuersignal erhält.

10. Datenausgabepufferschaltung nach Anspruch 8, bei der die Schaltereinrichtungen NMOS-Transistoren sind und die erste Spannung eine Stromversorgungsspannung ist und die zweite Span nung Massepotential hat.

11. Datenausgabepufferschaltung nach Anspruch 8, bei der der dritte Spannungspegel ein Massepotentialpegel ist.

12. Datenausgabepufferschaltung nach Anspruch 8, bei der der dritte Spannungspegel ein beliebiger Bezugsspannungspegel ist.