DE4213311C2

DE4213311C2 - Spannungserhöhungs- und Halteschaltung und eine solche enthaltende Ausgabepufferschaltung

Info

Publication number: DE4213311C2
Application number: DE4213311A
Authority: DE
Inventors: Jei-Hwan Yeu
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-02-14
Filing date: 1992-04-23
Publication date: 2003-03-06
Anticipated expiration: 2012-04-24
Also published as: ITMI921007A1; KR940005509B1; GB9209399D0; GB2264408B; ITMI921007A0; JPH09153785A; GB2264408A; US5268600A; FR2687517A1; DE4213311A1; JP2895319B2; FR2687517B1; KR930018852A; IT1254940B

Description

Die Erfindung bezieht sich auf eine Spannungerhöhungs- und Halteschaltung, die in Abhängigkeit von einem gegebenen Signal einen erhöhten Spannungspegel bereit stellt, sowie auf eine Ausgabepufferschaltung mit einer solchen Spannungserhöhungs- und Halteschaltung.

Ein bekannter Spannungserhöhungsschaltkreis speichert Ladung in einem Pump kondensator, wenn sich das an seinem Eingangsanschluß angelegte Signal in einem binären "0"-Zustand befindet, und gibt ein erhöhtes Potential durch Summation des an den Eingangsanschluß angelegten Potentials und des von der im Pumpkondensa tor gespeicherten Ladung verursachten Potentials aus, sobald das an den Eingangs anschluß angelegte Signal vom binären "0"- in den binären "1"-Zustand wechselt. Der Spannungserhöhungsschaltkreis ist mit dem Eingangsanschluß eines Halbleiter bauelements verbunden, das abhängig von dem am Eingangsanschluß angelegten Signal leitend oder sperrend geschaltet wird, wobei durch ihn die Schaltcharakte ristik verbessert wird. Da jedoch der Spannungserhöhungsschaltkreis das erhöhte Potential kontinuierlich aufrechterhält, solange das an seinem Eingangsanschluß an gelegte Signal auf hohem binärem Pegel liegt, wird der Ausgangsspannungspegel des Halbleiterbauelements mit obigem Spannungserhöhungsschaltkreis übermäßig viel höher als der Referenzausgangsspannungspegel.

Insbesondere besitzt eine bekannte Ausgabepufferschaltung mit einem Pull-up-Tran sistor, einem Pull-down-Transistor und dem mit dem Eingangsanschluß des Pull-up- Transistors verbundenen Spannungserhöhungsschaltkreis eine schnelle Schaltcharak teristik während der Ausgabe von Daten mit hohem Pegel, jedoch eine langsame Schaltcharakteristik und hohes Grundrauschen, wenn Daten mit niedrigem Pegel ausgegeben werden, da der Ausgangsspannungspegel der Daten mit hohem Pegel zu hoch ist, um schnell in den niedrigen Ausgangsspannungspegel der Daten mit niedrigem Pegel wechseln zu können.

Aus der DE 40 33 950 A1 ist eine gattungsgemäße Spannungserhöhungs- und Halte schaltung mit einer Begrenzerstufe zur Begrenzung einer angehobenen Spannung auf eine vorbestimmte Spannung bekannt. Bei dieser Schaltung wird durch Öffnen eines Strompfads, der einen Spannungsanhebungsknoten mit einem Ausgangsanschluss ver bindet, die angehobene Spannung auf die vorbestimmte Spannung begrenzt, sobald die angehobene Spannung am Spannungsanhebungsknoten größer als die vorbestimmte Spannung ist. Hierzu sind schaltungstechnisch MOS-Transistoren zur Bitdung des Strompfads vorgesehen, die in Abhängigkeit von einer an ihren Gate-Anschlüssen an liegenden Referenzspannung den Strompfad öffnen bzw. schließen. Die Referenzspan nung wird von einer Generatorstufe bereitgestellt, die hierzu an Masse und eine Ver sorgungsspannung angeschlossen ist.

Aufgabe der Erfindung ist die Schaffung einer Schaltung zur Erzeugung eines erhöhten Spannungssignals mit vorteilhaftem zeitlichen Verlauf sowie die Schaffung einer Aus gabepufferschaltung mit schneller Schalt- bzw. Ansprechcharakteristik und geringem Grundrauschen bei vergleichsweise geringem Schaltungsaufwand.

Diese Aufgabe wird durch eine Spannungserhöhungs- und Halteschaltung mit den Merkmalen des Patentanspruchs 1 sowie durch eine Ausgabepufferschaltung mit den Merkmalen des Patentanspruchs 6 gelöst. Die Spannungserhöhungs- und Halteschal tung gibt, sobald eine binäre "1" an den Eingang angelegt wird, im ersten Moment ein erhöhtes Signal ab, welches sie im weiteren zeitlichen Verlauf absenkt und in der Sättigung auf einem vorgegebenen Spannungspegel hält. Die Ausgabepuffer schaltung verbessert die Ansprechgeschwindigkeit beim Ausgeben eines logischen "1"-Signals und besitzt beim Ausgeben eines logischen "0"-Signals eine schnelle An sprechcharakteristik und geringes Grundrauschen.

Weitete Merkmale und vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine bevorzugte Ausführungsform der Erfindung sowie zu deren besserem Verständ nis eine bekannte Ausgabepuffereinrichtung sind in den beigefügten Zeichnungen dargestellt und werden nachfolgend beschrieben.

Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Spannungserhöhungs- und Halteschaltung,

Fig. 2 eine Darstellung des prinzipiellen zeitlichen Ausgangsspannungsverlaufs der in Fig. 1 gezeigten Schaltung,

Fig. 3 ein Schaltungsdiagramm eines die erfindungsgemäße Spannungserhöhungs- und Halteschaltung enthaltenden Ausgabepuffers,

Fig. 4 ein Schaltungsdiagramm eines bekannten Ausgabepuffers mit einem bekann ten Spannungserhöhungsschaltkreis,

Fig. 5 eine Darstellung von Ausgangsspannungsverläufen der in Fig. 4 gezeigten Schaltung,

Fig. 6 eine Schar von Spannungsverläufen am Knoten A in der Schaltung von Fig. 3 bei unterschiedlichen Widerstandswerten,

Fig. 7 eine Schar von Spannungsverläufen am Knoten A in der Schaltung von Fig. 3 bei unterschiedlichen Kapazitätswerten,

Fig. 8 eine Schar von Ausgangsspannungsverläufen in der Schaltung von Fig. 3 bei unterschiedlichen Widerstandswerten und

Fig. 9 eine Schar von Ausgangsspannungsverläufen in der Schaltung vorn Fig. 3 bei unterschiedlichen Kapazitätswerten.

Vor der detaillierten Erläuterung des Aufbaus und der Betriebsweise einer erfin dungsgemäßen Spannungserhöhungs- und Halteschaltung und einer dieselbe verwen denden Ausgabepufferschaltung unter Bezugnahme auf die zugehörigen Zeichnungen wird, bezugnehmend auf Fig. 4 und Fig. 5, eine bekannte Ausgabepufferschaltung im Detail beschrieben.

Die in Fig. 4 dargestellte bekannte Ausgabepufferschaltung enthält ein erstes NAND- Gatter (ND1) und ein zweites NAND-Gatter (ND2), die beide ein nicht invertier tes Datensignal (DB) und ein Steuersignal (ϕTRST) empfangen und die Signale NAND-logisch verknüpfen, ein drittes NAND-Gatter (ND3), welches das inver tierte Datensignal (DB) und das Steuersignal (ϕTRST) empfängt und diese Si gnale NAND-logisch verknüpft, einen Pull-up-Transistor (M1), der abhängig von der an seinen Gate-Anschluß angelegten Spannung geschaltet wird, einen Span nungserhöhungsschaltkreis (10), der mit den Ausgangsanschlüsssen des ersten und des zweiten NAND-Gatters (ND1 und ND2) verbunden ist und eine Spannung zur Beaufschlagung des Pull-up-Transistors (M1) erzeugt, die höher als der Pegel der Spannung des hohen logischen Zustands ist, wenn Daten mit hohem Pegel ausgege ben werden, einen zweiten Inverter (I2), der mit dem Ausgangsanschluß des dritten NAND-Gatters (ND3) zum Invertieren seines Ausgangssignals verbunden ist, und einen Pull-down-Transistor (M2), der abhängig vom Ausgangssignal des zweiten In verters (I2) geschaltet wird. Der Spannungserhöhungsschaltkreis in Fig. 4 weist folgende Elemente auf: einen zweiten Pull-up-Transistor (M4), der bei Ausgabe von Daten mit hohem Pegel am Ausgangsanschluß der Ausgabepufferschaltung leitend geschaltet wird; einen zweiten Pull-down-Transistor (M5), der bei Ausgabe von Da ten mit niedrigem Pegel leitend geschaltet wird; ein Diodenelement (M3); einen Pumpkondensator (C1), der die von einer Versorgungsspannungsquelle (Vcc) über das Diodenelement (M3) bereitgestellte Ladung während der Ausgabe von Daten mit niedrigem Pegel speichert, wodurch mittels der gespeicherten Ladung während der Ausgabe von Daten mit hohem Pegel ein Eingangsspannungspegel zu einem Pumpspannungspegel hinzuaddiert wird, um dadurch den erhöhten Spannungspegel zu liefern; und einen ersten Inverter (I1).

Nachfolgend wird die Betriebsweise der in Fig. 4 gezeigten bekannten Ausgabepuf ferschaltung mit obigem Aufbau erläutert.

Wenn, im Beispiel der Fig. 4, das Datensignal (DB) eine binäre "1", das invertierte Datensignal (DB) eine binäre "0" und das Steuersignal (ϕTRST) eine binäre "1" sind, sind die Ausgangssignale des ersten und des zweiten NAND-Gatters (ND1 und ND2) beide eine binäre "0", und das Ausgangssignal des dritten NAND-Gatters (ND3) ist eine binäre "1". Daher wird der zweite Pull-up-Transistor (M4), nämlich ein PMOS-Transistor des Spannungserhöhungsschaltkreises (10), leitend geschaltet, und der zweite Pull-down-Transistor (M5) wird sperrend geschaltet, so daß die eine Elektrode des Pumpkondensators (C1) über den zweiten Pull-up-Transistor (M4) die Gate-Elektrode des ersten Pull-up-Transistors (M1) mit Spannung beaufschlagt. Gleichzeitig wird der erste Pull-down-Transistor (M2) bei Beaufschlagung mit einem binären "0"-Signal über den zweiten Inverter (I2) sperrend geschaltet. Entsprechend ist der Spannungspegel des Knotens A in der Schaltung von Fig. 4 das Ergebnis der Addition des Potentials der Ladung des Pumpkondensators (C1) und des Poten tials am Ausgang des ersten Inverters (I1), so daß der erste Pull-up-Transistor (M1) leitend geschaltet und das Signal eines Ausgangsanschlusses (Dout) der Ausgabe pufferschaltung eine binäre "1" wird.

Wenn hingegen das Datensignal (DB) eine binäre "0" ist und das invertierte Daten signal (DB) und das Ausgabesteuersignal (ϕTRST) beide eine binäre "1" sind, sind die Ausgangssignale des ersten und des zweiten NAND-Gatters (ND1 und ND2) beide eine binäre "1", und die Ausgabe des dritten NAND-Gatters (ND3) ist eine binäre "0". Entsprechend ist der Spannungserhöhungsschaltkreis (10) im ausge schalteten Zustand und das Ausgangssignal des dritten NAND-Gatters (ND3) wird durch den zweiten Inverter (I2) invertiert, so daß der erste Pull-down-Transistor (M2) leitend geschaltet und das Signal am Ausgangsknoten der Schaltung von Fig. 4 eine binäre "0" ist.

Gleichzeitig bewirkt der Spannungserhöhungsschaltkreis der Ausgabepufferschal tung eine Verbesserung der Ansprechgeschwindigkeitscharakteristik, wenn Daten mit hohem Pegel ausgegeben werden. Da am Knoten A kontinuierlich ein hoher Spannungspegel aufrechterhalten wird, hält sich der Ausgangsanschluß (Dout) der Ausgabepufferschaltung in Fig. 4 auf einer Ausgangsspannung mit einem übermäßig hohen Potential, so daß die Ansprechgeschwindigkeit bei der Ausgabe von Daten mit niedrigem Pegel unerwünscht langsam und das Grundrauschen erhöht ist.

Fig. 5 zeigt Ausgangsspannungsverläufe, wenn in der in Fig. 4 gezeigten bekann ten Ausgabepufferschaltung Daten mit hohem Pegel ausgegeben werden, wobei der Spannungserhöhungspegel des Spannungserhöhungsschaltkreises (entsprechend der Größe des Pumpkondensators (C1) des Spannungserhöhungsschaltkreises) den sta tionären Ausgangsspannungspegel und die Schaltzeit der Ausgabepufferschaltung in Fig. 4 bestimmt. Daher sollte, um die Ausgangsspannung (V_OH) bei der Ausgabe von Daten mit hohem Pegel zu erniedrigen, die Kapazität des Pumpkondensators (C1) reduziert werden. In diesem Fall wird jedoch, wie in Fig. 5 gezeigt, die Aus gabegeschwindigkeit von Daten mit hohem Pegel um 2,7 ns verlangsamt, wenn die Ausgangsspannung (V_OH) von 3,78 V auf 3,06 V gesenkt wird.

Nach obiger Erklärung des Aufbaus und der Betriebsweise einer bekannten Aus gabepufferschaltung wird nun Aufbau und Betriebsweise einer erfindungsgemäßen Spannungserhöhungs- und Halteschaltung und einer dieselbe verwendenden Ausga bepufferschaltung erläutert.

Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Spannungserhöhungs- und Halteschaltung mit einem Spannungserhöhungsschaltkreis (10), der eine Eingangs spannung (V1) empfängt, und einem Halteschaltkreis (20), der zwischen dem Aus gangsanschluß des Spannungserhöhungsschaltkreises und Masse eingeschleift ist, wo bei der Halteschaltkreis (20) einen Widerstand (Rs) und einen ersten Kondensator (Cs) vorgegebener Größe aufweist. Hierbei kann der Widerstand (Rs) aus Polysili zium oder durch den n⁺- oder p⁺-Bereich einer MOS-Struktur in einem Halbleiter bauelement gebildet sein, und der erste Kondensator (Cs) kann, durch eine MOS- Struktur realisiert sein, d. h. eine Seite des ersten Kondensators (Cs) ist durch die Verbindung der Source-Elektrode eines MOS-Transistors mit seiner Drain-Elektrode gebildet, die dann an Masse angeschlossen sind, und die andere Seite besteht aus der Gate-Elektrode des MOS-Transistors und ist mit dem Widerstand (Rs) verbun den. Dieser erste, durch eine MOS-Struktur gebildete Kondensator (Cs) besteht vorzugsweise aus einem NMOS-artigen Kondensator, in welchem die Kapazität in einer anfänglichen Zeitspanne während der Spannungserhöhung klein ist, jedoch mit der im weiteren Zeitverlauf ansteigenden, an die "Gate"-Elektrode des ersten Kon densators angelegten Spannung anwächst.

Fig. 2 zeigt eine Darstellung des Spannungsverlaufs an einem in Fig. 1 eingezeich neten Knoten A, wobei der Knoten A vor der Spannungserhöhung auf die Spannung Vi vorgespannt ist. Hierbei wächst, wenn ein binäres "1"-Signal am Eingangsan schluß (V1) des Spannungserhöhungsschaltkreises (d. h. V1 wächst von 0 V auf Vcc an) eingegeben wird, im ersten Moment die Spannung am Knoten A auf Vp an, da die Wirkung des ersten Kondensators (Cs) aufgrund des Widerstands (Rs) zunächst vernachlässigt werden kann. Im weiteren Zeitverlauf fließt die Ladung des Knotens A über den Widerstand (Rs) zum Knoten B ab, da die Spannung am Knoten B niedriger ist als am Knoten A. Deshalb verringert sich die Spannung am Knoten A langsam auf jene am Knoten B und bleibt dann auf dem Sättigungsspannungspegel (Vs), ohne weiter reduziert zu werden.

Fig. 3 zeigt eine erfindungsgemäße Ausführungsform einer Ausgabepufferschaltung, die eine Spannungserhöhungs- und Halteschaltung aufweist, wobei die Ausgabe pufferschaltung dieselbe ist wie die Ausgabepufferschaltung in Fig. 4, außer daß sie zusätzlich einen zwischen der Gate-Elektrode des Pull-up-Transistors (M1) und Masse eingeschleiften Halteschaltkreis (20) beinhaltet. Die Betriebsweise dieser Aus gabepufferschaltung wird im folgenden erläutert.

Analog der oben beschriebenen befinden sich in der Ausgabepufferschaltung nach Fig. 3 bei der Ausgabe von Daten mit hohem Pegel die drei NAND-Gatter (ND1, ND2 und ND3) in binären "0"-, "0"- bzw. "1"-Zuständen. Dadurch werden ein PMOS-artiger zweiter Pull-up-Transistor (M4) leitend und ein NMOS-artiger zwei ter Pull-down-Transistor (M5) sperrend geschaltet, so daß der Spannungspegel am Knoten A anfänglich ein erhöhter Spannungspegel ist, der die Summe des Poten tials der in dem Pumpkondensator (C1) gespeicherten Ladung und des Potentials einer binären "1" darstellt. Dann wird im weiteren Zeitverlauf die Spannung am Knoten A gesenkt und auf einem vorgegebenen Pegel gehalten. Der erste Pull- up-Transistor (M1) wird durch das Potential des Knotens A leitend und der erste Pull-down-Transistor (M2), der ein binäres, aufgrund des zweiten Inverters (I2) invertiertes "0"-Signal empfängt, sperrend geschaltet, so daß der Ausgangsanschluß (Dout) Daten mit hohem Pegel ausgibt.

Hierbei ist, wenn der Sättigungsspannungspegel am Knoten A mit Vs, die parasitäre Kapazität am Ausgangsanschluß des Pumpkondensators mit CP1 und die parasitäre Kapazität am Knoten A mit CP2 bezeichnet werden, der Sättigungsspannungspegel (Vs) durch die folgende Gleichung bestimmt:

wobei V_B die Spannung am Knoten A bezeichnet, wenn kein Halteschaltkreis vor handen ist.

Demgemäß vermag die Sättigungsspannung Vs, wenn CP1 und CP2 fest sind, die Kapazität des ersten Kondensators des Halteschaltkreises zu steuern. Der Wert des Widerstands (Rs) wirkt hierbei als ein den erhöhten Spannungspegel dadurch bestimmender Faktor, daß er das Maß des Einflusses des ersten Kondensators (Cs) während der anfänglichen Spannungserhöhung bestimmt, und der erste Kondensator (Cs) wirkt als ein Faktor, der den erhöhten Spannungspegel während der Sättigung bestimmt. Um eine solche Funktion effektiv auszuführen, ist der erste Konden sator (Cs) erwünschterweise ein NMOS-artiger Kondensator, dessen Kapazität mit anwachsender, an die Gate-Elektrode des ersten Kondensators (Cs) angelegter Span nung ansteigt.

Um hingegen im Beispiel der Fig. 3 Daten mit niedrigem Pegel auszugeben, geben die drei NAND-Gatter (ND1, ND2 und ND3) binäre "1"-, "1"- bzw. "0"-Zustände aus, und der erste Pull-down-Transistor (M2) wird aufgrund des durch den zweiten Inverter (I2) zu einer binären "1" invertierten Signals leitend geschaltet, so daß der Ausgangsanschluß (Dout) das Datenbit "0" ausgibt.

Fig. 6 zeigt eine Schar von Spannungsverläufen am Knoten A für unterschiedliche Werte des Widerstands (Rs) des Halteschaltkreises in Fig. 3. Wenn der Wert des Widerstands (Rs) und die Kapazität des ersten Kondensators (Cs) beide Null sind, d. h. ohne den Halteschaltkreis, ist der Spannungspegel am Knoten A 6,04 V. Wenn in dem Fall, daß die Spannungserhöhungs- und Halteschaltung vorhanden ist, die Kapazität des ersten Kondensators (Cs) auf 1 pF gehalten wird, spielt sich der Spannungspegel in der Sättigung bei 4,93 V ein, aber der anfängliche Spannungspegel wächst mit Zunahme des Werts des Widerstands (Rs) an.

Fig. 7 zeigt eine Schar von Spannungsverläufen am Knoten A der Ausgabepuffer schaltung in Fig. 3 für unterschiedliche Werte der Kapazität des ersten Kondensa tors (Cs). Mit anwachsender Kapazität des ersten Kondensators (Cs) nimmt der Spannungspegel am Knoten A in der Sättigung ab.

Fig. 8 zeigt eine Schar von Ausgangsspannungsverläufen der Ausgabepufferschal tung in Fig. 3 für unterschiedliche Werte des Widerstands (Rs) des Halteschaltkrei ses, wenn ein Datenbit "1" ausgegeben wird. Der Spannungspegel in der Sättigung wird auf 2,96 V gehalten, aber die anfängliche Spannungspegelausgabe am Ausgangs anschluß des Ausgabepuffers während der Spannungserhöhung wächst mit Zunahme des Werts des Widerstands (Rs) an.

Zur Erklärung der Wirkung der vorliegenden Erfindung zeigt Fig. 9 eine Schar von am Ausgangsanschluß (Dout) der Ausgabepufferschaltung während der Ausgabe ei nes Datenbits "1" vorliegenden Ausgangsspannungsverläufen, wenn die Flächengröße des Pumpkondensators in Fig. 3 3500 µm² beträgt, wie in Fig. 5 eingetragen, und sie illustriert die Fälle, daß im Halteschaltkreis der Wert des Widerstands (Rs) 5 kΩ und die Kapazität des ersten Kondensators (Cs) 1,0 pF betragen und daß beide Werte Null sind, wenn also die Ausgabepufferschaltung den Halteschaltkreis nicht enthält.

Wie in Fig. 5 gezeigt, wird in der bekannten Ausgabepufferschaltung durch Re duzierung der Größe des Pumpkondensators im Spannungserhöhungsschaltkreis der Ausgangsspannungspegel von 3,78 V auf 3,06 V gesenkt, und die Reaktionszeit wird um ungefähr 2,7 ns verlangsamt. In der Ausgabepufferschaltung der vorliegenden Er findung wird hingegen der Ausgangsspannungspegel im Sättigungszustand dadurch von 3,78 V auf 2,96 V gesenkt, daß er den mit dem Ausgangsanschluß der Span nungserhöhungs- und Halteschaltung verbundenen Halteschaltkreis beinhaltet, und die Reaktionszeit wird nur um 0,8 ns verlangsamt. Das heißt, daß die Ansprech charakteristik durch Reduzierung der Ausgabeverzögerungszeit eines logischen "1"- Zustands von 2,7 ns auf 0,8 ns verbessert wird, obwohl die vorliegende Erfindung den Ausgangsspannungspegel in der Sättigung noch unter den Pegel der bekannten Schaltung absenkt.

Die erfindungsgemäße Spannungserhöhungs- und Halteschaltung gibt während einer anfänglichen Zeitspanne den erhöhten Spannungspegel aus, wenn das Eingangssi gnal eine binäre "1" ist, und gibt nach Ablauf einer bestimmten Zeitspanne einen erniedrigten und auf einem vorgegebenen Pegel gehaltenen Spannungspegel aus.

Außerdem hat die eine solche Spannungserhöhungs- und Halteschaltung enthaltende Ausgabepufferschaltung bei der Ausgabe von Daten mit hohem Pegel eine schnelle Ansprechcharakteristik und einen auf den geeigneten Pegel reduzierten Ausgangs spannungspegel, wodurch bei der Ausgabe von Daten mit niedrigem Pegel die An sprechcharakteristik verbessert und das Grundrauschen reduziert wird.

Claims

1. Spannungserhöhungs- und Halteschaltung mit:
einem Spannungserhöhungsschaltkreis (10), der ein Signal empfängt, dieses erhöht und dann das erhöhte Signal an ein Bauelement mit hoher Eingangsimpedanz ausgibt, und
einem Halteschaltkreis (20) mit einem haltefunktionswirksamen Strompfad mit einem ersten Anschlussknoten, der mit dem Ausgangsanschluss des Spannungs erhöhungsschaltkreises (10) verbunden ist, wobei der Halteschaltkreis (20) den Aus gangsspannungspegel des Spannungserhöhungsschaltkreises (10) im weiteren zeitli chen Verlauf auf einen vorgesehenen Pegel senkt und ihn auf diesem Pegel hält,
dadurch gekennzeichnet, dass
der haltefunktionswirksame Strompfad des Halteschaltkreises (20) mit einem zweiten Anschlussknoten mit Masse verbunden ist.

2. Spannungserhöhungs- und Halteschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß der Halteschaltkreis (20) einen Widerstand (Rs) und einen Konden sator (Cs) beinhaltet, die seriell zwischen dem Ausgangsanschluß des Spannungs erhöhungsschaltkreises (10) und Masse eingeschleift sind.

3. Spannungserhöhungs- und Halteschaltung nach Anspruch 2, dadurch gekenn zeichnet, daß der Widerstand (Rs) aus Polysilizium in einem Halbleiterbauelement gebildet ist.

4. Spannungserhöhungs- und Halteschaltung nach Anspruch 2, dadurch gekenn zeichnet, daß der Widerstand (Rs) aus einer störstellendotierten Schicht oder aus n⁺- oder p⁺-Bereichen einer MOS-Struktur in einem Halbleiterbauelement besteht.

5. Spannungserhöhungs- und Halteschaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der Kondensator (Cs) aus einer MOS-Struktur in einem Halbleiterbauelement besteht.

6. Ausgabepufferschaltung mit
einem Paar Pull-up- und Pull-down-Transistoren (M1 und M2), die seriell zwischen einer Versorgungsspannungsquelle und Masse eingeschleift sind,
einem Ausgangsanschluss (Dout) für die Datenausgabe, der sich zwischen dem Pull-up- und dem Pull-down-Transistor (M1 und M2) befindet,
einem Spannungserhöhungsschaltkreis (10), der mit dem Eingangsanschluss des Pull-up-Transistors verbunden ist, für die Ausgabe eines erhöhten Spannungspe gels an den Eingangsanschluss des Pull-up-Transistors (M1), wenn Daten mit hohem Pegel ausgegeben werden,
einem Halteschaltkreis (20) mit einem haltefunktionswirksamen Strompfad mit einem ersten Anschlussknoten, der mit dem Eingangsanschluss des Pull- up-Transistors (M1) verbunden ist, um den erhöhten Spannungspegel im weiteren zeitlichen Verlauf auf einen vorgegebenen Pegel abzusenken und auf diesem Pegel zu halten,
dadurch gekennzeichnet, dass
der haltefunktionswirksame Strompfad des Halteschaltkreises (20) mit einem zweiten Anschlussknoten mit Masse verbunden ist.

7. Ausgabepufferschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Pull-up-Transistor (M1) aus einer NMOS-Struktur besteht.

8. Ausgabepufferschaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Pull-down-Transistor (M2) aus einer NMOS-Struktur besteht.

9. Ausgabepufferschaltung nach einem der Ansprüche 6 bis 8, dadurch ge kennzeichnet, daß der Halteschaltkreis (20) einen Widerstand (Rs) und einen Kon densator (Cs) aufweist, die seriell zwischen dem Ausgangsanschluß des Spannungs erhöhungsschaltkreises (10) und Masse eingeschleift sind.

10. Ausgabepufferschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Widerstand (Rs) aus Polysilizium in einem Halbleiterbauelement gebildet ist.

11. Ausgabepufferschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Widerstand (Rs) aus einer störstellendotierten Schicht in einem Halbleiterbauele ment besteht.

12. Ausgabepufferschaltung nach einem der Ansprüche 9 bis 11, dadurch gekenn zeichnet, daß der Kondensator (Cs) aus einer NMOS-Struktur in einem Halbleiter bauelement besteht.

13. Ausgabepufferschaltung nach einem der Ansprüche 6 bis 12, gekennzeichnet durch
ein Paar Datenleitungen, die ein nicht invertiertes (DB) und ein invertiertes (DB) Datensignal übertragen;
ein erstes NAND-Gatter (ND1) und ein zweites NAND-Gatter (ND2), von denen jedes ein Steuersignal (ϕTRST) als Ausgabefreigabesignal und die nicht invertierten Daten empfängt und eine NAND-Verknüpfung ausführt;
ein drittes NAND-Gatter (ND3), welches das Steuersignal als Ausgabefreigabe signal und die invertierten Daten empfängt und eine NAND-Verknüpfung ausführt;
die Verbindung des Spannungserhöhungsschaltkreises (10) mit den Ausgangsan schlüssen des ersten und des zweiten NAND-Gatters, um, wenn Daten mit hohem Pegel ausgegeben werden, eine höhere Spannung als die Referenzspannung einer binären "1" und, wenn Daten mit niedrigem Pegel ausgegeben werden, die Refe renzspannung einer binären "0" auszugeben;
die Verbindung des Halteschaltkreises (20) einerseits über den einen Anschlußkno ten mit dem Ausgangsanschluß des Spannungserhöhungsschaltkreises (10) und an dererseits über den anderen Anschlußknoten mit Masse, um das Ausgangssignal des Spannungserhöhungsschaltkreises (10) im weiteren zeitlichen Verlauf auf einen vor gegebenen Pegel abzusenken und auf diesem Pegel zu halten, wenn Daten mit hohem Pegel ausgegeben werden;
das Schalten des Pull-up-Transistors (M1) in Abhängigkeit von der Aus gangsspannung des Spannungserhöhungsschaltkreises (10);
einen Inverter (I2), der das Ausgangssignal des dritten NAND-Gatters (ND3) invertiert; und
das Schalten des Pull-down-Transistors (M2) in Abhängigkeit vom Aus gangssignal des Inverters (I2).

14. Ausgabepufferschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der Spannungserhöhungsschaltkreis (10) folgende Elemente aufweist:

- einen Inverter (I1) zur Invertierung des Ausgangssignals des ersten NAND-Gatters (ND1);
- ein Diodenelement (M3), dessen eines Ende mit der Stromversorgungsquelle ver bunden ist;
- ein Paar Transistoren, bestehend aus einem zweiten Pull-up-Transistor (M4) und einem zweiten Pull-down-Transistor (M5), die seriell zwischen dem Diodenelement (M3) und Masse eingeschleift sind; und
- einen Pumpkondensator (C1), der mit dem Diodenelement (M3) und dem Inver ter (I1) verbunden ist und bei Ausgabe eines Datenbits "0" über das Diodenelement (M3) aufgeladen wird und bei Ausgabe eines Datenbits "1" einen Pumpspannungs pegel ausgibt,

wobei der zweite Pull-down-Transistor (M5) das Ausgangssignal des zweiten NAND- Gatters (ND2) empfängt und der erhöhte Spannungspegel am Verbindungskno ten zwischen dem zweiten Pull-up-Transistor (M4) und dem zweiten Pull-down- Transistor (M5) ausgegeben wird.